用于超高电压的半导体器件及其制造方法与流程

技术特征：
1.一种制造半导体器件的方法，其特征在于，所述方法包括：提供超高电压(uhv)组件，所述超高电压组件包括源极区及漏极区；在所述超高电压组件的顶表面上形成氧化物层；将低电压端子连接到所述超高电压组件的所述源极区；将高电压端子连接到所述超高电压组件的所述漏极区；在设置在所述超高电压组件的所述漏极区上方的所述氧化物层的表面上形成屏蔽结构；形成连接到所述屏蔽结构且连接到所述高电压端子的高电压内连线；以及形成连接所述屏蔽结构与所述低电压端子的金属布线。2.根据权利要求1所述的方法，其特征在于，所述源极区包括第一类型的阱且所述漏极区包括第二类型的阱，其中所述第一类型的阱与所述第二类型的阱不同。3.根据权利要求1所述的方法，其特征在于，所述屏蔽结构被配置成对由所述高电压内连线产生的高电压电场进行屏蔽，以维持所述半导体器件的击穿电压稳定性。4.根据权利要求1所述的方法，其特征在于，所述屏蔽结构被配置成将所述超高电压组件的面积相对于不具有所述屏蔽结构的超高电压组件减小13％。5.一种半导体器件，其特征在于，包括：衬底，包括源极区及漏极区；氧化物层，形成在所述衬底的顶表面上；低电压端子，耦合到所述衬底的所述源极区；高电压端子，耦合到所述衬底的所述漏极区；屏蔽结构，形成在设置在所述衬底的所述漏极区上方的所述氧化物层的表面上，其中所述屏蔽结构包括绕组多晶硅线；高电压内连线，耦合到所述屏蔽结构且耦合到所述高电压端子；以及金属布线，将所述屏蔽结构与所述低电压端子耦合。6.根据权利要求5所述的半导体器件，其特征在于，所述绕组多晶硅线包括处于从0.05微米到7.5微米的范围内的宽度。7.根据权利要求5所述的半导体器件，其特征在于，所述绕组多晶硅线包括处于从一度到三十度的范围内的至少一个弯曲角度。8.一种制造半导体器件的方法，其特征在于，所述方法包括：提供包括源极区及漏极区的衬底；在所述衬底的顶表面上形成氧化物层；将低电压端子连接到所述衬底的所述源极区；将高电压端子连接到所述衬底的所述漏极区，其中所述高电压端子被配置成接收比所述低电压端子被配置成接收的电压大小来得大的电压大小；在设置在所述衬底的所述漏极区上方的所述氧化物层的表面上形成屏蔽结构，其中所述屏蔽结构包括一条或多条绕组多晶硅线；形成连接到所述屏蔽结构且连接到所述高电压端子的高电压内连线；以及
形成连接所述屏蔽结构与所述低电压端子的金属布线。9.根据权利要求8所述的方法，其特征在于，所述半导体器件包括超高电压半导体器件或横向扩散金属氧化物半导体器件中的一者。10.根据权利要求8所述的方法，其特征在于，所述一条或多条绕组多晶硅线包括多条绕组多晶硅线，所述多条绕组多晶硅线分别在各自的第一端连接到所述高电压端子且在各自的第二端连接到所述低电压端子。

技术总结
一种制造半导体器件的方法可包括：提供超高电压(UHV)组件，所述超高电压组件包括源极区及漏极区；以及在UHV组件的顶表面上形成氧化物层。所述方法可包括：将低电压端子连接到UHV组件的源极区；以及将高电压端子连接到UHV组件的漏极区。所述方法可包括：在设置在UHV组件的漏极区上方的氧化物层的表面上形成屏蔽结构；形成连接到屏蔽结构且连接到高电压端子的高电压内连线；以及形成连接屏蔽结构与低电压端子的金属布线。压端子的金属布线。压端子的金属布线。


技术研发人员：邱奕正 林天声 林宏洲 陈益民 钟久华
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2021.03.15
技术公布日：2022/4/1