具有衬底穿孔的集成芯片及其形成方法与流程

1.本发明实施例涉及一种具有衬底穿孔的集成芯片及其形成方法。


背景技术：

2.衬底穿孔(through-substrate via，tsv)是穿过半导体衬底的导电结构。tsv用于电耦合位于半导体衬底的相对侧上的导电结构。tsv用于例如背侧照明(back-side illuminated，bsi)图像传感器、多维集成芯片(例如，3dic)或类似物等许多现代集成芯片结构中。


技术实现要素：

3.本发明实施例提供一种集成芯片(ic)，包括：导电结构，沿着半导体衬底的第一侧设置在介电结构内；绝缘结构，沿着半导体衬底的内侧壁设置，其中半导体衬底的内侧壁延伸穿过半导体衬底；阻挡层，沿着绝缘结构的内侧壁设置；以及衬底穿孔(tsv)，包括第一部分及第二部分，其中第一部分沿着从绝缘结构的内侧壁向外突出的绝缘结构的水平延伸表面延伸，并且其中第二部分从第一部分延伸到导电结构，且第二部分的最大宽度小于第一部分的最大宽度。
4.本发明实施例提供一种用于构建集成电路(ic)的方法，包括：沿着半导体衬底的第一侧在介电结构内形成导电结构；对半导体衬底的第二侧执行第一刻蚀工艺，以形成半导体衬底的侧壁，侧壁界定延伸到介电结构的第一孔；在半导体衬底的第二侧上方并沿着半导体衬底的侧壁形成绝缘结构；对介电结构执行第二刻蚀工艺以形成介电结构的侧壁，侧壁界定延伸到导电结构的第二孔，其中第二孔的最大宽度小于第一孔的最大宽度；以及在第一孔及第二孔内形成衬底穿孔(tsv)。
5.本发明实施例提供一种形成集成芯片(ic)的方法，包括：沿着半导体衬底的第一侧在介电结构内形成内连结构；在半导体衬底的第二侧上执行第一刻蚀工艺，以形成半导体衬底的侧壁，侧壁界定延伸到介电结构的第一孔；在半导体衬底的第二侧上方并沿着半导体衬底的侧壁形成绝缘结构；沿着绝缘结构的侧壁形成阻挡层；沿着阻挡层的侧壁及绝缘结构的侧壁形成临时阻挡层；对介电结构执行第二刻蚀工艺，以形成介电结构的侧壁，侧壁界定延伸到内连结构的第二孔；以及在第一孔及第二孔内形成导电材料。
附图说明
6.通过结合附图阅读以下详细说明，会最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
7.图1示出集成芯片(integrated chip，ic)的一些实施例的剖视图，所述集成芯片包括所公开的具有具不同宽度的多个部分的衬底穿孔(tsv)结构。
8.图2示出包括所公开的tsv结构的图像传感器ic的一些附加实施例的剖视图。
9.图3示出包括所公开的tsv结构的ic的一些附加实施例的剖视图。
10.图4a示出包括所公开的tsv结构的ic的一些附加实施例的剖视图。
11.图4b示出图4a的ic的俯视图的一些实施例。
12.图5到图13示出形成包括所公开的tsv结构的ic的方法的一些实施例的一系列剖视图。
13.图14示出与图5到图13一致的方法的一些实施例的流程图。
具体实施方式
14.以下公开内容提供用于实施所提供主题的不同特征的诸多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。例如，在以下说明中，将第一特征形成在第二特征上方或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成有附加特征、进而使得第一特征与第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简单及清晰的目的，且本身并不表示所论述的各种实施例和/或配置之间的关系。
15.此外，为易于说明，本文中可能使用例如“在
…
之下(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
16.可通过以下方式来形成衬底穿孔(tsv)：根据掩模层将半导体衬底的第一侧选择性地暴露于刻蚀剂，以形成延伸穿过半导体衬底并到达沿着半导体衬底的第二侧设置的导电结构的开口。在形成开口之后，可沿着界定开口的半导体衬底的内侧壁形成介电层，并且可在开口内，在介电层上方及导电特征上形成导电材料。然后执行平坦化工艺，以从半导体衬底的第一侧上方移除过量的导电材料，并形成从半导体衬底的第一侧延伸到导电结构的tsv。
17.随着集成芯片组件的尺寸减小，用于形成tsv的开口的尺寸也可能减小。减小开口的尺寸可提高集成芯片的可靠性。举例来说，减小开口的尺寸可允许tsv的尺寸对应于位于下方的导电结构，从而减轻过度刻蚀及相应的电短路。其还可允许更少的刻蚀剂进入开口，从而减少对更小和/或更薄的导电结构的损坏。然而，较小的开口尺寸可能影响电镀工艺在开口内有效形成导电材料的能力。举例来说，随着开口的尺寸减小，金属离子进入开口中可能会变得更加困难，从而在所产生的tsv中产生空隙。空隙增加tsv的电阻，因此降低了其通过半导体衬底传导电荷的效率。
18.在本公开内容中，呈现了一种制造tsv的方法，以生产更高效的集成电路。所述方法包括执行第一刻蚀工艺以形成穿过半导体衬底的第一开口，并以介电层为界定第一开口的半导体衬底的侧壁加衬。随后沿着介电层的侧壁形成阻挡层及临时阻挡层。然后在阻挡层及临时阻挡层就位的情况下执行第二刻蚀工艺，以形成穿过介电层延伸到位于下方的导电结构的第二开口。阻挡层及临时阻挡层阻挡在第二刻蚀工艺中使用的一些刻蚀剂，使得
刻蚀剂被限制远离介电层，并且第二开口被形成为具有小于第一开口的最大宽度。然后在第一开口及第二开口内形成导电材料，以界定衬底穿孔(tsv)。使用临时阻挡层来减小第二开口的宽度允许第一开口被形成为相对大的宽度，以减少tsv中的空隙，而第二开口的较小宽度可通过减少对tsv开口的过度刻蚀和/或对导电结构的损坏来提高相关联集成芯片的可靠性。
19.图1示出包括衬底穿孔(tsv)结构的集成芯片(ic)的一些实施例的剖视图100。
20.ic包括沿着半导体衬底106的第一侧106a设置的介电结构102。介电结构102围绕导电结构104。在一些实施例中，介电结构102可包括层间介电(inter-level dielectric，ild)结构，并且导电结构104可包括导电内连线。衬底穿孔(tsv)108延伸穿过由半导体衬底106的侧壁界定的开口103。在一些实施例中，tsv 108从半导体衬底106的第二侧106b延伸到导电结构104。绝缘结构110覆盖在半导体衬底106上，并在侧向上使半导体衬底106与tsv 108分离。绝缘结构110包括位于tsv 108的水平延伸表面108h下方的水平延伸表面110h。阻挡层112覆盖在半导体衬底106上，并沿着绝缘结构110的内侧壁设置，从而在tsv 108与半导体衬底106之间提供另一层隔离。在一些实施例中，tsv 108可包括沿着tsv 108的一个或多个外表面布置的扩散阻挡层(diffusion barrier layer)114。
21.在一些实施例中，阻挡层112的底表面可直接覆盖在tsv 108上。在一些实施例中，绝缘结构110的高度可大于阻挡层112的高度。在一些实施例中，阻挡层112直接覆盖在绝缘结构110的水平延伸表面110h上。
22.在一些实施例中，tsv 108包括具有不同宽度的多个不同部分109a到109c。举例来说，在一些实施例中，tsv 108可包括分别具有不同宽度的第一部分109a、第二部分109b及第三部分109c。第一部分109a布置在阻挡层112的内侧壁之间，第二部分109b布置在绝缘结构110的内侧壁之间，且第三部分109c布置在介电结构102的内侧壁之间。在一些实施例中，tsv108的第一部分109a的最大宽度小于tsv 108的第二部分109b的最大宽度。在一些实施例中，tsv 108的第三部分109c的最大宽度小于tsv 108的第二部分109b的最大宽度。此允许tsv 108穿过半导体衬底106更宽，同时在tsv 108接触导电结构104的点处保持较小的宽度。
23.在一些实施例中，绝缘结构110的最内侧壁与介电结构102的内侧壁沿一条线对齐，并且在进一步的实施例中，内侧壁向内倾斜。在一些实施例中，tsv 108的第一部分109a直接覆盖在绝缘结构110的水平延伸表面110h上。在一些实施例中，tsv 108的第三部分109c的外侧壁以相对于半导体衬底106的第一侧106a量测的不同于90度的角度倾斜。tsv 108的第三部分109c可具有凹陷到导电结构104的顶表面之下的底表面。在此类实施例中，绝缘结构110的最内侧壁及介电结构102的内侧壁可向内倾斜。
24.tsv 108及相应开口103的宽度对应于电镀工艺在开口103内有效形成导电材料的能力。举例来说，随着开口103的宽度减小，金属离子进入开口103中可能会变得更加困难，从而在tsv 108中产生空隙。此外，tsv 108及相应开口103的宽度也对应于集成芯片的可靠性。举例来说，随着开口103的宽度增加，过度刻蚀和/或对导电结构104的损坏可能会增加。tsv 108的多个不同部分109a到109c的不同宽度允许开口103既具有减少tsv 108内空隙的第一宽度，又具有限制过度刻蚀和/或对导电结构104的损坏的第二宽度，从而为tsv 108提供良好的电性质及良好的可靠性。
25.图2示出包括衬底穿孔(tsv)结构的ic的一些实施例的剖视图200。
26.ic包括沿着第一半导体衬底206的第一侧206a设置的第一层间介电(ild)结构202。第一ild结构202围绕第一多个内连线204。衬底穿孔(tsv)108延伸穿过第一半导体衬底206。在一些实施例中，tsv 108从第一半导体衬底206的第二侧206b延伸到所述第一多个内连线204中的一者。在一些实施例中，tsv 208可延伸到内连导线，所述内连导线是最靠近第一半导体衬底206的内连导线。
27.在一些实施例中，tsv 108包括具有不同宽度的多个不同部分109a到109c。举例来说，tsv 108可包括分别具有不同宽度的第一部分109a、第二部分109b及第三部分109c。在一些实施例中，第一部分109a的宽度可实质上等于第三部分109c的宽度。在一些实施例中，第一部分109a的最小宽度可大于第三部分109c的最小宽度(由于在刻蚀tsv 108的开口期间使用的临时阻挡层)。
28.绝缘结构110沿着第一半导体衬底206的第二侧206b布置，并且在侧向上使第一半导体衬底206与tsv 108分离。绝缘结构110包括从绝缘结构110的侧壁向外延伸到tsv 108下方的水平延伸表面。阻挡层112覆盖在第一半导体衬底206上，并沿着绝缘结构110的内侧壁设置，从而在tsv108与第一半导体衬底206之间提供另一层隔离。在一些实施例中，阻挡层112的底表面高于绝缘结构110的底表面。
29.在一些实施例中，第一半导体衬底206可以是或以其他方式包括例如块状硅衬底、块状锗衬底、iii族到v族衬底或一些其他合适的半导体衬底。在一些实施例中，第一ild结构202可包括多个堆叠的ild层，所述多个堆叠的ild层分别包含二氧化硅、氮化硅、某种(一些)其他合适的低介电常数介电质或前述的任意组合。在一些实施例中，阻挡层112和/或绝缘结构110可包含或可以是氮化物、氧化物、碳化物或类似物。tsv 108和/或所述第一多个内连线204是导电的，并且可以是或以其他方式包含例如钨、铝铜、铜、铝、某种(一些)其他合适的金属或某种(一些)其他合适的导电材料。
30.重布线层216接触tsv 108的上表面。第一介电材料218设置在阻挡层112的上表面上方，使得其接触重布线层216的外侧壁。第二介电材料220设置在第一介电材料218上方，使得其接触重布线层216的顶表面及重布线层216的内侧壁。在一些实施例中，第二介电材料220的底表面凹陷到第一介电材料218的顶表面之下。
31.在一些实施例中，凸块下金属化232设置在重布线层216的顶表面上方。进一步的实施例包括电耦合到凸块下金属化232的焊料凸块248。重布线层216、凸块下金属化232及焊料凸块248是导电的，并且可以是或以其他方式包含例如钨、铝铜、铜、铝、某种(一些)其他合适的金属或某种(一些)其他合适的导电材料。第一介电材料218及第二介电材料220可以是或以其他方式包含例如二氧化硅、氮化硅或前述的任意组合。
32.在一些实施例中，光电二极管228设置在第一半导体衬底206内。光电二极管228具有第一掺杂类型(例如，n型)的第一区域228a及具有不同于第一掺杂类型的第二掺杂类型(例如，p型)的邻接第二区域228b。第一晶体管256沿着第一半导体衬底206的第一侧206a布置。第一晶体管256包括沿着第一半导体衬底206的第一侧206a设置的第一栅极介电层224及在第一栅极介电层224下方的第一栅电极226。在一些实施例中，第一对侧壁间隔件230布置在第一栅电极226的相对侧上。浮动扩散阱234设置在第一半导体衬底206内，并且第一晶体管256在侧向上位于浮动扩散阱234与光电二极管228之间。第一栅极介电层224可以是或
以其他方式包含例如二氧化硅、氮化硅或前述的任意组合。第一对侧壁间隔件230可以是或以其他方式包含例如氮化物、氧化物或前述的任意组合。第一栅电极226可以是或以其他方式包含例如经掺杂的多晶硅、金属或某种(一些)其他合适的导电材料。
33.滤色器242覆盖在阻挡层112上，并被配置成透射特定波长的入射辐射。在一些实施例中，滤色器242布置在设置在阻挡层112上的网格结构244内。微透镜246布置在滤色器242上方。在一些实施例中，微透镜246可具有邻接滤色器242的实质上平坦的底表面及被配置成将入射辐射朝向光电二极管228聚焦的弯曲上表面。滤色器242可具有由第一介电材料218及第二介电材料220的侧壁界定的侧壁。
34.在一些实施例中，第二ild结构252设置在第一ild结构202下方。第二ild结构252围绕第二多个内连线254。在进一步的实施例中，第二半导体衬底250设置在第二ild结构252下方。第二半导体衬底250可以是或以其他方式包含例如块状硅衬底、块状锗衬底、iii族到v族衬底或一些其他合适的半导体衬底。第二ild结构252可以是或以其他方式包含例如二氧化硅、氮化硅、某种(一些)其他合适的低介电常数介电质或前述的任意组合。所述第二多个内连线254是导电的，并且可以是或以其他方式包含例如钨、铝铜、铜、铝、某种(一些)其他合适的金属或某种(一些)其他合适的导电材料。
35.第二晶体管258布置在第二半导体衬底250上。第二晶体管258包括设置在第二半导体衬底250的上表面上方的第二栅极介电层236及在第二栅极介电层236上方的第二栅电极240。在一些实施例中，第二对侧壁间隔件238布置在第二栅电极240的相对侧上。第二扩散阱264a及第三扩散阱264b设置在第二半导体衬底250内，并且在第二晶体管258下方。在一些实施例中，第二栅极介电层236可以是或以其他方式包含例如二氧化硅、氮化硅或前述的任意组合。第二对侧壁间隔件238可以是或以其他方式包含例如氮化物、氧化物或前述的任意组合。第二栅电极240可以是或以其他方式包含例如经掺杂的多晶硅、金属或某种(一些)其他合适的导电材料。
36.图3示出包括衬底穿孔(tsv)结构的ic的一些实施例的剖视图300。
37.ic包括沿着半导体衬底106的第一侧106a布置的介电结构102(例如，ild结构)。介电结构102围绕多个导电结构104a到104b。在一些实施例中，所述多个导电结构104a到104b包括第一导电结构104a(例如，第一内连导线)及第二导电结构104b(例如，第二内连导线)。多个tsv 108a到108b延伸穿过半导体衬底106。在一些实施例中，所述多个tsv 108a到108b从半导体衬底106的第二侧106b延伸到所述多个导电结构104a到104b。举例来说，第一tsv 108a可从半导体衬底106的第二侧106b延伸到第一导电结构104a，并且第二tsv 108b可从半导体衬底106的第二侧106b延伸到第二导电结构104b。
38.绝缘结构110沿着半导体衬底106的第二侧106b布置，并且沿着半导体衬底106的侧壁连续延伸。绝缘结构110在侧向上使半导体衬底106与所述多个tsv 108a到108b分离。在一些实施例中，绝缘结构110可包括多个不同的介电层110a到110c。举例来说，绝缘结构110可包括堆叠在半导体衬底106的第二侧106b上的第一介电层110a及第二介电层110b。在一些实施例中，绝缘结构110还可包括第三介电层110c，所述第三介电层110c布置在第二介电层110b之上并且沿着第一介电层110a、第二介电层110b及半导体衬底106的侧壁延伸。绝缘结构110可具有直接位于所述多个tsv 108a到108b下方的水平延伸表面。在一些实施例中，第一介电层110a可包含氧化物，第二介电层110b可包含氮化物，且第三介电层110c可包
含氧化物。
39.阻挡层112覆盖在绝缘结构110上，并为绝缘结构110的部分而非全部内侧壁加衬。阻挡层112可进一步在所述多个tsv 108a到108b上方延伸，使得垂直于半导体衬底106的第一侧106a的假想垂直线延伸穿过阻挡层112及所述多个tsv 108a到108b。
40.所述多个tsv 108a到108b分别包括具有不同宽度的多个不同部分109a到109c。举例来说，所述多个tsv 108a到108b可包括分别具有不同宽度的第一部分109a、第二部分109b及第三部分109c。第三部分109c可包括绝缘结构110的内侧壁之间的第一宽度w1以及所述多个tsv 108a到108b的最底表面处的第二宽度w2。在一些实施例中，第一宽度w1可大于第二宽度w2。在一些实施例中，第一宽度w1可在大约500纳米与大约700纳米之间，在大约550纳米与大约650纳米之间，或者为其他合适的值。在一些实施例中，第二宽度w2可在大约400纳米与大约600纳米之间，在大约450纳米与大约550纳米之间，或者为其他合适的值。在一些实施例中，第二部分109b可包括tsv 108的最外侧侧壁之间的第三宽度w3。第三宽度w3可大于第二宽度w2。在一些实施例中，第三宽度w3可比第二宽度w2大110％与150％之间，从而允许足够的空间来减少tsv中的空隙，同时防止过度刻蚀和/或对所述多个导电结构104a到104b的损坏。在一些实施例中，第三宽度w3可在大约700纳米与大约800纳米之间，在大约725纳米及大约775纳米之间，或者为其他合适的值。
41.所述多个tsv 108a到108b可在侧向上彼此分隔开第一距离d1。在一些实施例中，第一距离d1可在大约550纳米与大约650纳米之间，在大约575纳米与大约625纳米之间，或者为其他合适的值。在一些实施例中，所述多个tsv 108a到108c可设置在由分隔开第二距离d2的侧壁界定的开口内。在一些实施例中，第二距离d2可在750纳米与850纳米之间，在大约775纳米与大约825纳米之间，或者为其他合适的值。在一些实施例中，第一距离d1可大于第二宽度d2。绝缘结构110的水平延伸表面可延伸第三距离d3。在一些实施例中，第三距离d3可在70纳米与90纳米之间，在大约75纳米与大约85纳米之间，或者为其他合适的值。所述多个导电结构104a到104b中的每一者可具有第四宽度w4，并且所述多个导电结构104a到104b中的每一者可分隔开第四距离d4。第四宽度w4可在大约750纳米与大约1000纳米之间，在大约800纳米与大约900纳米之间，或者为其他合适的值。第四距离d4可在大约400纳米与大约600纳米之间，在大约450纳米与大约550纳米之间，或者为其他合适的值。
42.图4a示出包括衬底穿孔(tsv)结构的ic的一些实施例的剖视图400a。
43.ic包括布置在沿着半导体衬底106的第一侧106a设置的介电结构102内的导电结构104。半导体衬底106围绕衬底穿孔(tsv)108。在一些实施例中，tsv 108延伸穿过半导体衬底106到达导电结构104的顶表面。绝缘结构110覆盖在半导体衬底106上，并在侧向上使半导体衬底106与tsv108分离。绝缘结构110包括位于tsv 108下方的水平延伸表面110h。阻挡层112覆盖在半导体衬底106上，并沿着绝缘结构110的内侧壁设置。在一些实施例中，阻挡层112可包括从阻挡层112的顶表面延伸到绝缘结构110的内侧壁的内侧壁。在一些实施例中，阻挡层112可具有在阻挡层112的顶表面处的第一值与阻挡层112的底表面处的第二值之间逐渐减小的厚度。
44.tsv 108包括多个不同的部分109a到109c。在一些实施例中，所述多个不同的部分109a到109c包括沿着半导体衬底106的第二侧106b布置的第一部分109a、覆盖在绝缘结构110的水平延伸表面110h上的第二部分109b、以及直接位于第二部分109b下方的第三部分
109c。在一些实施例中，第二部分109b的最大宽度大于第三部分109c的最大宽度。在一些实施例中，tsv 108的第二部分109b可包括与绝缘结构110的水平延伸表面110h直接接触的下表面。在一些实施例中，tsv 108的第二部分109b的下表面可水平延伸到绝缘结构110的垂直部分中达第五距离d5。在一些实施例中，半导体衬底106的一部分可直接设置在绝缘结构110的水平延伸表面110h下方。
45.在一些实施例中，tsv 108的第二部分109b具有相对于半导体衬底106的第一侧106a成第一角度θ1的侧壁，并且tsv 108的第三部分109c包括相对于半导体衬底106的第一侧106a成第二角度θ2的侧壁。第一角度θ1不同于第二角度θ2。
46.图4b示出包括tsv结构的ic的一些实施例的横截面400b。在一些实施例中，ic可以是图4a中描述的ic。tsv 108被绝缘结构110包围。半导体衬底106围绕绝缘结构110。tsv 108的第三部分109c可小于tsv108的第二部分109b。在一些实施例中，tsv 108的第三部分109c的表面积可小于tsv 108的第二部分109b的表面积的一半。在一些实施例中，tsv108及绝缘结构110可各自具有方形轮廓。在其他一些实施例中(未示出)，tsv 108及绝缘结构110可各自具有圆形轮廓或具有修圆边缘的方形轮廓。
47.参照图5到图13，一系列横截面500到1300示出用于形成包括tsv的ic的方法的一些实施例。ic可例如对应于图1的ic。尽管关于方法描述了图5到图13，但应理解，图5到图13中公开的结构不限于此种方法，而是可作为独立于所述方法的结构独立存在。
48.如图5的剖视图500所示，沿着半导体衬底106的第一侧106a形成介电结构102及导电结构104。在一些实施例中，导电结构104可形成在介电结构102内。在一些实施例中，半导体衬底106可以是或以其他方式包含例如块状硅衬底、块状锗衬底、iii族到v族衬底或一些其他合适的半导体衬底。介电结构102可以是或以其他方式包含例如二氧化硅、氮化硅、某种(一些)其他合适的低介电常数介电质或前述的任意组合。导电结构104是导电的，并且可以是或以其他方式包含例如钨、铝铜、铜、铝、某种(一些)其他合适的金属或某种(一些)其他合适的导电材料。
49.在一些实施例中，介电结构102可通过沉积工艺(例如，化学气相沉积(cvd)工艺、等离子增强化学气相沉积工艺、物理气相沉积工艺或类似沉积工艺)形成。在一些实施例中，导电结构104可包括内连线(例如，内连导线)。在各种实施例中，内连线可通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺)形成，其中介电结构102被选择性地图案化以界定随后用导电材料填充的开口。
50.如图6的剖视图600所示，通过第一刻蚀工艺在半导体衬底106中刻蚀出第一孔602。第一孔602由半导体衬底106的内侧壁106s界定，并使介电结构102的一部分被暴露出。在一些实施例中(未示出)，第一刻蚀工艺可通过在半导体衬底106上方形成掩模(例如，硬掩模、光刻胶或类似物)、然后根据掩模将半导体衬底106暴露于第一刻蚀剂以界定第一孔602来执行。
51.如图7的剖视图700所示，在半导体衬底106上方形成绝缘结构110。绝缘结构110进一步沿着半导体衬底106的内侧壁106s形成，并且形成在介电结构102的被暴露出的部分上方。绝缘结构110可通过例如物理气相沉积、化学气相沉积或一些其他合适的形成工艺来形成。绝缘结构110可以是或以其他方式包含例如氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)或前述的任意组合。
52.在一些实施例中(未示出)，绝缘结构110可包括多个介电层。举例来说，绝缘结构110可包括在刻蚀第一孔602之前形成在半导体衬底106上方的第一介电层和/或第二介电层、以及在刻蚀第一孔602之后形成在第一介电层、第二介电层上方并沿着半导体衬底106的内侧壁的第三介电层。在此种实施例中，第一介电层和/或第二介电层可用作掩模的一部分来刻蚀第一孔602。
53.如图8的剖视图800所示，在绝缘结构110上方并沿着绝缘结构110的内侧壁形成阻挡层112。阻挡层112减小了第一孔602的沿着半导体衬底106的第二侧的宽度。
54.阻挡层112可通过沉积工艺(例如，物理气相沉积、化学气相沉积或某种其他合适的形成工艺)形成。在一些实施例中，形成工艺使得材料在阻挡层112的边缘处堆积。所述堆积包括阻挡层112的表面，所述表面作为突起从阻挡层112的侧壁向外突出。阻挡层112将第一孔602的沿着半导体衬底106的第二侧的宽度从第一宽度802减小到第二宽度804。
55.在一些实施例中，阻挡层112的形成工艺可不完全填充第一孔602，而是可形成阻挡层112以接触绝缘结构110的部分内侧壁，从而用作介电结构102的后续刻蚀的阻挡层。阻挡层112可以是或是另外包含例如二氧化硅、氮化硅或前述的任意组合。
56.如图9的剖视图900所示，在阻挡层112上方、沿着阻挡层112的内侧壁、沿着绝缘结构110的内侧壁、并且在绝缘结构110的被暴露出的表面上方设置临时阻挡层902。临时阻挡层902进一步将第一孔602的沿着半导体衬底106的第二侧的宽度从第二宽度804减小到第三宽度904。
57.在一些实施例中，形成工艺使得材料在临时阻挡层902的边缘处堆积。临时阻挡层902可以是或是另外包含例如二氧化硅、氮化硅、氮化钛或前述的任意组合。在一些实施例中，临时阻挡层902可包含与阻挡层112不同的材料。阻挡层112及临时阻挡层902使用不同的材料会提高抗刻蚀性(例如，通过对刻蚀剂提供不同的刻蚀选择性)。通过提高抗刻蚀性，阻挡层112及临时阻挡层902的不同材料可增加随后形成的第二孔(例如，图10的第二孔1002)从半导体衬底106的侧壁后退。在其他实施例中，临时阻挡层902可包含与阻挡层112相同的材料。
58.如图10的剖视图1000所示，通过第二刻蚀工艺在临时阻挡层902、绝缘结构110及介电结构102中刻蚀出第二孔1002，以界定延伸穿过半导体衬底106到达导电结构104的开口103。第二刻蚀工艺将临时阻挡层902、绝缘结构110及介电结构102暴露于第二刻蚀剂1004。由于阻挡层112及临时阻挡层902悬垂在第一孔602的一部分上方，因此阻挡层112及临时阻挡层902减少了到达临时阻挡层902的外侧壁的第二刻蚀剂1004的量，从而产生从临时阻挡层902的侧壁后退的第二孔1002。在一些实施例中，阻挡层112及临时阻挡层902的悬垂还防止了对绝缘结构110的侧壁的损坏，从而改善半导体衬底106与随后形成的tsv(例如，图14中的tsv 108)之间的电隔离。
59.在一些实施例中，第二刻蚀剂1004可从半导体衬底106的第二侧106b上方移除临时阻挡层902，同时使沿着半导体衬底106的侧壁的临时阻挡层902界定第一孔602。在一些实施例中，第二刻蚀剂1004可包括干刻蚀剂(例如，等离子刻蚀剂、离子轰击刻蚀剂或类似刻蚀剂)。在一些实施例中，第二孔1002延伸到导电结构104中。第二刻蚀工艺使得绝缘结构110具有围绕第二孔1002的水平延伸表面。
60.如图11的剖视图1100所示，通过移除工艺移除临时阻挡层902的剩余部分。移除工
艺可以是或是另外包括例如湿法刻蚀工艺。在各种实施例中，湿法刻蚀工艺可利用包括氢氟酸(hf)、氢氧化钾(koh)、碱性湿法刻蚀剂或类似物等的湿法刻蚀剂。在一些实施例中，湿法刻蚀剂可减小阻挡层112的突起的尺寸，从而增加开口103的沿着半导体衬底106的第二侧106b的宽度，并减小随后形成的tsv(例如，图13中的tsv 108)的电阻。
61.如图12的剖视图1200所示，沿着阻挡层112的内侧壁、绝缘结构110的内侧壁、介电结构102及绝缘结构110的内侧壁且在导电结构104的被暴露出的部分上方形成扩散阻挡层114。扩散阻挡层114可以是或是另外包含例如钽、钛、氮化钛、氮化钽、某种(一些)其他合适的金属或某种(一些)其他合适的导电材料。扩散阻挡层114可通过例如化学气相沉积、物理气相沉积、溅射或一些其他合适的形成工艺来形成。
62.如图13的的剖视图1300所示，通过形成工艺在第一孔602及第二孔1002内形成tsv 108。通过薄化工艺将tsv 108减薄至阻挡层112的顶表面。薄化工艺可以是或是另外包括例如化学机械平坦化(chemical-mechanical planarization)、研磨、刻蚀或一些其他合适的薄化工艺。在一些实施例中，tsv 108通过扩散阻挡层114在侧向上与绝缘结构110、阻挡层112及介电结构102分离。tsv 108可通过例如化学气相沉积、物理气相沉积、溅射和/或镀覆工艺(例如，电镀工艺、无电镀覆工艺)形成。
63.关于图14，其示出用于形成包括tsv结构的ic的方法的一些实施例的流程图1400。
64.尽管在本文中将所公开的流程图1400示出并阐述为一系列动作或事件，但应理解，此类动作或事件的所示顺序不应被解释为限制性的。举例来说，一些动作可以不同的顺序发生和/或与除了在本文中示出和/或阐述的动作或事件之外的其他动作或事件同时发生。此外，可能并非所有示出的动作都是实施本文中描述的一个或多个方面或实施例所需要的。此外，本文中绘示的一个或多个动作可在一个或多个单独的动作和/或阶段中进行。
65.在动作1402处，沿着半导体衬底的第一侧在介电结构内形成导电结构。图5示出对应于动作1402的一些实施例的剖视图500。
66.在动作1404处，在半导体衬底中刻蚀出延伸到介电结构中的第一孔。图6示出对应于动作1404的一些实施例的剖视图600。
67.在动作1406处，在衬底的第二侧上方形成绝缘结构，从而为衬底的内侧壁及介电结构的被暴露出的部分加衬。图7示出对应于动作1406的一些实施例的剖视图700。
68.在动作1408处，在绝缘结构上方并沿着绝缘结构的内侧壁形成阻挡层。图8示出对应于动作1408的一些实施例的剖视图800。
69.在动作1410处，在阻挡层上方并沿着绝缘结构的内侧壁形成临时阻挡层。图9示出对应于动作1410的一些实施例的剖视图900。
70.在动作1412处，根据阻挡层及临时阻挡层在介电结构中刻蚀出第二孔。第二孔从介电结构的顶表面延伸到导电结构。图10示出对应于动作1412的一些实施例的剖视图1000。
71.在动作1414处，移除临时阻挡层。图11示出对应于动作1414的一些实施例的剖视图1100。
72.在动作1416处，在第一沟槽及第二沟槽内形成衬底穿孔(tsv)，使得所述tsv电耦合到导电结构。图12到图13示出对应于动作1416的一些实施例的剖视图1200到1300。
73.因此，在一些实施例中，本公开涉及一种集成芯片(ic)，所述集成芯片包括：导电
结构，沿着半导体衬底的第一侧设置在介电结构内；绝缘结构，沿着所述半导体衬底的内侧壁设置，所述半导体衬底的所述内侧壁延伸穿过所述半导体衬底；阻挡层，沿着所述绝缘结构的内侧壁设置；以及衬底穿孔(tsv)，包括第一部分及第二部分，所述第一部分从所述半导体衬底的第二侧延伸到从所述绝缘结构的所述内侧壁向外突出的所述绝缘结构的水平延伸表面，所述第二部分从所述第一部分延伸到所述导电结构，并且所述第二部分的最大宽度小于所述第一部分的最大宽度。
74.在一些实施例中，所述介电结构包括相对于所述半导体衬底的所述第一侧成第一角度的内侧壁。在一些实施例中，所述衬底穿孔的所述第一部分直接覆盖所述绝缘结构的所述水平延伸表面。在一些实施例中，所述阻挡层具有最底表面，所述最底表面通过所述衬底穿孔的所述第一部分与所述绝缘结构的所述水平延伸表面垂直分离。在一些实施例中，所述绝缘结构的所述水平延伸表面具有在大约70纳米与大约90纳米之间的宽度。在一些实施例中，所述衬底穿孔还包括通过所述第一部分与所述第二部分分离的第三部分；且其中所述第三部分的最大宽度小于所述第一部分的最大宽度。在一些实施例中，所述阻挡层的最底表面直接位于所述衬底穿孔的上表面之上。在一些实施例中，所述衬底穿孔的所述第一部分具有相对于所述半导体衬底的所述第一侧成第一角度的侧壁，并且所述衬底穿孔的所述第二部分包括相对于所述半导体衬底的所述第一侧成第二角度的侧壁，所述第一角度不同于所述第二角度。在一些实施例中，所述阻挡层具有小于所述绝缘结构的高度。
75.在其他实施例中，本公开涉及一种用于形成集成电路(ic)的方法，所述方法包括：沿着半导体衬底的第一侧在介电结构内形成导电结构；对所述半导体衬底的第二侧执行第一刻蚀工艺，以形成所述半导体衬底的侧壁，所述侧壁界定延伸到所述介电结构的第一孔；在所述半导体衬底的所述第二侧上方并沿着所述半导体衬底的所述侧壁形成绝缘结构；对所述介电结构执行第二刻蚀工艺以形成所述介电结构的侧壁，所述侧壁界定延伸到所述导电结构的第二孔，所述第二孔的最大宽度小于所述第一孔的最大宽度；以及在所述第一孔及所述第二孔内形成衬底穿孔(tsv)。
76.在一些实施例中，所述的方法还包括：在所述第二刻蚀工艺之前，在所述绝缘结构上方并沿着所述绝缘结构的内侧壁形成阻挡层。在一些实施例中，所述的方法还包括：在所述第二刻蚀工艺之前，沿着所述阻挡层的侧壁及所述绝缘结构的所述内侧壁形成临时阻挡层。在一些实施例中，所述的方法还包括：在形成所述衬底穿孔之前，从所述阻挡层的所述侧壁及所述绝缘结构的所述内侧壁移除所述临时阻挡层。在一些实施例中，在执行所述第二刻蚀工艺之后，所述阻挡层、所述绝缘结构及所述介电结构共享共用内侧壁。在一些实施例中，所述绝缘结构的水平延伸表面在侧向上位于所述第二孔与所述阻挡层的所述侧壁之间。在一些实施例中，所述阻挡层具有在所述绝缘结构的顶表面与所述绝缘结构的水平延伸表面之间变化的厚度。
77.在另一些实施例中，本公开涉及一种形成集成芯片(ic)的方法，所述方法包括：沿着半导体衬底的第一侧在介电结构内形成导电结构；对所述半导体衬底的第二侧执行第一刻蚀工艺，以形成所述半导体衬底的侧壁，所述侧壁界定延伸到所述介电结构的第一孔；在所述半导体衬底的所述第二侧上方并沿着所述半导体衬底的所述侧壁形成绝缘结构；沿着介电层的侧壁形成阻挡层；沿着所述阻挡层的侧壁及所述绝缘结构的侧壁形成临时阻挡层；对所述介电结构执行第二刻蚀工艺，以形成所述介电结构的侧壁，所述侧壁界定延伸到
所述导电结构的第二孔；以及在所述第一孔及所述第二孔内形成导电材料。
78.在一些实施例中，所述的方法还包括：在所述第二刻蚀工艺之后移除所述临时阻挡层。在一些实施例中，所述的方法还包括：所述临时阻挡层包含氮化钛。在一些实施例中，所述第二刻蚀工艺移除所述临时阻挡层的一部分，在所述第二刻蚀工艺完成之后，所述临时阻挡层沿着所述绝缘结构的所述侧壁保留。
79.以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、替代及变更。