发光装置、发光组件、及覆晶式集成电路芯片的制作方法

1.本技术涉及一种集成电路芯片，尤其涉及一种发光装置、发光组件、及覆晶式集成电路芯片。


背景技术：

2.用来驱动发光二极管芯片的现有集成电路芯片是具备仅适用于打线方式的多个打线接垫，所以采用现有集成电路芯片的任何发光装置，其架构将受到多个所述打线接垫的影响而难以进一步地改良。
3.于是，本技术人认为上述缺陷可改善，乃特潜心研究并配合科学原理的运用，终于提出一种设计合理且有效改善上述缺陷的本技术。


技术实现要素：

4.本技术实施例在于提供一种发光装置、发光组件、及覆晶式集成电路芯片，其能有效地改善现有集成电路芯片所可能产生的缺陷。
5.本技术实施例公开一种发光装置，其特征在于，所述发光装置包括：一覆晶式集成电路芯片，具有多个覆晶接垫；多个覆晶式发光二极管芯片，其与所述覆晶式集成电路芯片呈间隔地设置；以及一基板，承载所述覆晶式集成电路芯片和多个所述覆晶式发光二极管芯片，所述覆晶式集成电路芯片的多个所述覆晶接垫与多个所述覆晶式发光二极管芯片的多个电极以焊接方式设置在所述基板，且多个所述覆晶式发光二极管芯片通过所述基板以电性耦接所述覆晶式集成电路芯片。
6.优选地，所述覆晶式集成电路芯片包含：一芯片本体；多个金属接垫，设置于所述芯片本体的一表面，并且多个所述金属接垫的边缘定义有一布局边界，而多个所述金属接垫位于所述布局边界之内；一线路重构层，形成于所述芯片本体的所述表面并埋置多个所述金属接垫于内；一金属层，设置于所述线路重构层并通过所述线路重构层而分别电性耦接于多个所述金属接垫；及一防焊层，具有多个开口，所述防焊层设置于所述金属层，以使所述金属层定义有自多个所述开口裸露于所述防焊层外的多个所述覆晶接垫，多个所述覆晶接垫位于所述布局边界之内，并且至少一个所述覆晶接垫与所述布局边界呈间隔设置。
7.优选地，多个所述覆晶接垫的面积皆相同，并且任一个所述覆晶接垫的所述面积大于其所电性耦接的所述金属接垫的面积。
8.优选地，所述基板包含：一第一绝缘层；一第一金属层，形成于所述第一绝缘层上，并且所述第一金属层包含一集成电路芯片固晶区和一发光二极管芯片固晶区；一第二绝缘层，其与所述第一金属层分别位于所述第一绝缘层的相反两侧；及一第二金属层和一第三金属层，彼此电性耦接，并且所述发光二极管芯片固晶区通过所述第二金属层电性耦接所述集成电路芯片固晶区；其中，所述第三金属层位于远离所述第一绝缘层的所述第二绝缘层一侧。
9.优选地，所述基板包含有：一上防焊层，形成于所述第一绝缘层上，并且所述上防
焊层形成有多个开孔，以裸露所述集成电路芯片固晶区和所述发光二极管芯片固晶区；及一下防焊层，设置在所述第二绝缘层上并邻近于所述第三金属层。
10.优选地，所述上防焊层包含一发光二极管芯片防焊区和一集成电路芯片防焊区，所述发光二极管芯片防焊区和所述集成电路芯片防焊区彼此分离并分别形成有多个所述开孔。
11.优选地，所述发光装置包含：一围墙，设置于所述基板上并形成有一第一容置空间与一第二容置空间；其中，所述覆晶式集成电路芯片位于所述第一容置空间内，而多个所述覆晶式发光二极管芯片位于所述第二容置空间内；及一透光封装体，至少充填于所述第二容置空间内、并使多个所述覆晶式发光二极管芯片埋置于内。
12.优选地，所述透光封装体包含有一出光面，并且所述出光面平行于所述基板且面向远离所述基板的一侧或者所述出光面垂直于所述基板且面向远离所述覆晶式集成电路芯片的一侧。
13.优选地，所述围墙形成有一第三容置空间，并且所述第一容置空间位于所述第二容置空间与所述第三容置空间之间，所述发光装置包含有位于所述第三容置空间内的一光传感器。
14.本技术实施例公开一种发光组件，包括：一覆晶式集成电路芯片，具有多个覆晶接垫；多个覆晶式发光二极管芯片，其与所述覆晶式集成电路芯片呈间隔地设置；以及一透光封装体，其为一体成形的单件式构造并包覆所述覆晶式集成电路芯片及多个所述覆晶式发光二极管芯片；其中，所述覆晶式集成电路芯片的多个所述覆晶接垫与多个所述覆晶式发光二极管芯片的多个电极裸露于所述透光封装体之外。
15.本技术实施例公开一种覆晶式集成电路芯片，包括：一芯片本体；多个金属接垫，设置于所述芯片本体的一表面；一线路重构层，形成于所述芯片本体的所述表面并埋置多个所述金属接垫于内；以及多个覆晶接垫，设置于所述线路重构层并通过所述线路重构层而分别电性耦接于多个所述金属接垫；其中，多个所述覆晶接垫的布局分布相较于多个所述金属接垫的布局分布平均。
16.优选地，多个所述覆晶接垫朝向所述芯片本体的所述表面正投影所形成的一投影区域，其不覆盖于任一个所述金属接垫。
17.优选地，所述布局边界定义有一九宫格区域，多个所述覆晶接垫朝向所述芯片本体的所述表面正投影所形成的一投影区域，其坐落于所述九宫格区域中的空格数量大于多个所述金属接垫坐落于所述九宫格区域中的空格数量。
18.优选地，多个所述覆晶接垫的一部分的局部边缘落在所述布局边界上，而多个所述覆晶接垫的其余部分则是与所述布局边界呈间隔设置。
19.优选地，所述线路重构层包含：一第一高分子层，形成于所述表面且设置在多个所述金属接垫的周围；一线路延伸层，设置在所述第一高分子层和多个所述金属接垫上且电性耦接多个所述金属接垫；及一第二高分子层，设置在所述线路延伸层周围，并且所述线路延伸层突伸出所述第二高分子层。
20.优选地，所述线路重构层包含一防焊层，所述防焊层设置在所述第二高分子层和所述线路延伸层上，并露出多个所述覆晶接垫。
21.综上所述，本技术实施例所公开的发光装置、发光组件、及覆晶式集成电路芯片，
通过采用覆晶式集成电路芯片具有多个覆晶接垫，据以使所述覆晶式集成电路芯片能够适用于覆晶制程，在面对终端装置轻薄化趋势，以提供尺寸最小、面积最薄的发光装置、发光组件、及覆晶式集成电路芯片。
22.为能更进一步了解本技术的特征及技术内容，请参阅以下有关本技术的详细说明与附图，但是此等说明与附图仅用来说明本技术，而非对本技术的保护范围作任何的限制。
附图说明
23.图1为本技术实施例一的发光装置的立体示意图。
24.图2为图1的分解示意图。
25.图3为图2中的覆晶式集成电路芯片的分解示意图。
26.图4为图2沿剖线iv-iv的剖视示意图。
27.图5为图2中的覆晶式集成电路芯片的底视示意图(省略防焊层)。
28.图6为图2中的基板的分解示意图。
29.图7为图1沿剖线vii-vii的剖视示意图。
30.图8为本技术实施例二的发光装置的立体示意图。
31.图9为图8沿剖线ix-ix的剖视示意图。
32.图10为本技术实施例三的发光装置的立体示意图。
33.图11为图10沿剖线xi-xi的剖视示意图。
34.图12为本技术实施例四的发光组件的立体示意图。
35.图13为图12沿剖线xiii-xiii的剖视示意图。
具体实施方式
36.以下是通过特定的具体实施例来说明本技术所公开有关“发光装置、发光组件、及覆晶式集成电路芯片”的实施方式，本领域技术人员可由本说明书所公开的内容了解本技术的优点与效果。本技术可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本技术的构思下进行各种修改与变更。另外，本技术的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本技术的相关技术内容，但所公开的内容并非用以限制本技术的保护范围。
37.应当可以理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种组件或者信号，但这些组件或者信号不应受这些术语的限制。这些术语主要是用以区分一组件与另一组件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。
38.[实施例一]
[0039]
请参阅图1至图7所示，其为本技术的实施例一。如图1和图2所示，本实施例公开一种发光装置100或是一种发光二极管封装结构100，包含有一覆晶式集成电路芯片1、多个覆晶式发光二极管芯片2、一基板3、一围墙4、及一透光封装体5。其中，所述覆晶式集成电路芯片1与多个所述覆晶式发光二极管芯片2安装于所述基板3，例如是通过钢板开孔刷锡设计以将锡膏设置在基板3上，因此可通过锡膏以将所述覆晶式集成电路芯片1与多个所述覆晶式发光二极管芯片2焊接在所述基板3上。本技术通过刷锡取代植锡球(solder ball/
solder bump)，可降低发光装置100的整体厚度。所述围墙4形成于所述基板3并围绕在所述覆晶式集成电路芯片1与多个所述覆晶式发光二极管芯片2的外侧，而所述透光封装体5则是设置在围墙4内且形成于所述基板3上以将所述覆晶式集成电路芯片1与多个所述覆晶式发光二极管芯片2埋置于内。
[0040]
需先说明的是，所述覆晶式集成电路芯片1于本实施例中虽是以搭配于上述构件来说明，但本技术不以此为限。举例来说，在本技术未绘示的其他实施例中，所述覆晶式集成电路芯片1可以单独地应用(如：贩卖)或搭配其他构件使用。以下接着说明所述发光装置100的各个构件的构造及其连接关系。
[0041]
如图3至图5所示，所述覆晶式集成电路芯片1包含有一芯片本体11、电性耦接于所述芯片本体11的多个金属接垫12、连接于多个所述金属接垫12的一线路重构层(redistribution layer，rdl)13、连接于所述线路重构层13的一金属层14、及覆盖所述金属层14的防焊层15。所述防焊层15具有多个开口，以使所述金属层14定义出自多个所述开口裸露于所述防焊层外的多个覆晶接垫141，且覆晶式集成电路芯片1通过多个覆晶接垫141以接合在基板3上。
[0042]
其中，所述芯片本体11的功能(如：驱动)是对应于多个所述覆晶式发光二极管芯片2，多个所述金属接垫12设置于所述芯片本体11的一表面111(如：图3中的芯片本体11底面)，所述线路重构层13形成于所述芯片本体11的所述表面111并埋置多个所述金属接垫12于内，而多个所述覆晶接垫141设置于所述线路重构层13并通过所述线路重构层13而分别电性耦接于多个所述金属接垫12。举例来说，金属接垫12可为一铝垫，其适用于打线接合，也就是说，金属接垫12可做为一打线接垫。金属接垫12还可包含一合金层，例如是金或镍金，合金层可进一步设置在铝垫上。
[0043]
进一步地说，仅适用于打线制程的多个所述金属接垫12能通过所述线路重构层13而延伸布局形成有适用于覆晶制程的多个所述覆晶接垫141。为便于理解，所述线路重构层13于本实施例中以下述结构来进行说明，但所述线路重构层13的具体结构可依设计需求而加以调整变化，并不受限于本实施例所载。
[0044]
所述线路重构层13为多层式结构，其至少包含有一第一高分子层131、一第二高分子层133、及一线路延伸层132。其中，所述第一高分子层131形成于所述表面111且设置在多个所述金属接垫12的周围，所述第一高分子层131于本实施例中是与多个所述金属接垫12呈共平面设置并布满所述表面111。
[0045]
所述第二高分子层133设置于第一高分子层131上，所述线路延伸层132设置在所述第一高分子层131和多个所述金属接垫12上且电性耦接多个所述金属接垫12。所述第二高分子层133设置在所述线路延伸层132周围，并且所述线路延伸层132与所述第二高分子层133共平面设置。所述金属层14设置在线路延伸层132上且突伸出所述线路延伸层132和所述第二高分子层133的表面。
[0046]
再者，所述线路延伸层132可以采用能够稳固定连接于多个所述金属接垫12的材质(如：银胶)，而所述金属层14则是可以采用能够稳固连接所述所述线路延伸层132且可吃锡的金属/合金材料，据以利于多个所述覆晶接垫141适用于覆晶制程的材质。所述金属层14可选用可吃锡的金属材料或合金材料，例如是金或镍金等。
[0047]
所述防焊层15设置在所述金属层14上，并经由开口以露出多个所述覆晶接垫141。
也就是说，金属层14的局部是埋置于所述防焊层15内。
[0048]
更详细地说，所述覆晶式集成电路芯片1可以通过所述线路重构层13，而使得多个所述覆晶接垫141能朝着适于覆晶制程的多个面向上进行调整。举例来说，于本实施例中，任一个所述覆晶接垫141的材质(如：金或镍金)不同于任一个所述金属接垫12的材质(如：铝)，并且多个所述覆晶接垫141的面积皆相同，任一个所述覆晶接垫141的所述面积大于其所电性耦接的所述金属接垫12的面积，据以利于任一个所述覆晶接垫141能在覆晶制程中稳定地进行连接。
[0049]
再者，所述覆晶式集成电路芯片1还可以通过所述线路重构层13，而使得多个所述覆晶接垫141能够对应于所述表面111呈现平均地分布，也就是说多个所述覆晶接垫141的布局分布相较于多个所述金属接垫12的布局分布平均，据以利于应用在覆晶制程中。而为便于说明本实施例，多个所述金属接垫12的边缘定义有一布局边界b，而多个所述金属接垫12位于所述布局边界b之内；其中，所述布局边界b于本实施例中是以方形来说明，但本技术不以此为限。
[0050]
再者，多个所述覆晶接垫141位于所述布局边界b之内，并且至少一个所述覆晶接垫141与所述布局边界b呈间隔设置。于本实施例中，多个所述覆晶接垫141的一部分(如：位于图5左下方与右上方的两个所述覆晶接垫141)的局部边缘落在所述布局边界b上，而多个所述覆晶接垫141的其余部分则是与所述布局边界b呈间隔设置。据此，所述覆晶式集成电路芯片1可以通过设有所述线路重构层13，以使至少一个所述覆晶接垫141朝向所述布局边界b的内侧移动，进而利于多个所述覆晶接垫141对应于所述表面111呈现平均地分布。
[0051]
进一步地说，为便于说明多个所述覆晶接垫141对应于所述表面111呈现平均地分布的程度，所述布局边界b可进一步定义有一九宫格区域(jiugongge area)j，并且所述九宫格区域j内的九个空格具有大致相同的面积。
[0052]
其中，多个所述金属接垫12坐落于所述九宫格区域j中的空格数量小于多个所述覆晶接垫141的数量。也就是说，所述九宫格区域j中的至少一个所述空格会对应于至少两个所述金属接垫12，所以多个所述覆晶接垫141的分布显得较为密集。
[0053]
再者，多个所述覆晶接垫141朝向所述芯片本体11的所述表面111正投影所形成的一投影区域，其坐落于所述九宫格区域j中的空格数量等于多个所述覆晶接垫141的数量。也就是说，所述九宫格区域j中的任一个所述空格最多仅对应于一个所述覆晶接垫141，所以多个所述覆晶接垫141的分布显得较为平均，据以利于在覆晶制程中能够平均吃锡且不易旋转，进而稳定地进行连接。
[0054]
换个角度来说，多个所述覆晶接垫141朝向所述芯片本体11的所述表面111正投影所形成的所述投影区域，其坐落于所述九宫格区域j中的空格数量(如：本实施例为七个)大于多个所述金属接垫12坐落于所述九宫格区域j中的空格数量(如：本实施例为五个)。
[0055]
此外，多个所述覆晶接垫141朝向所述芯片本体11的所述表面111正投影所形成的所述投影区域，其不覆盖于任一个所述金属接垫12，据以避免任一个所述覆晶接垫141与相对应的所述金属接垫12因为所述线路重构层13的成形而相互干扰并影响良率。
[0056]
如图2、图6、及图7所示，所述基板3承载所述覆晶式集成电路芯片1和多个所述覆晶式发光二极管芯片2，并且所述覆晶式集成电路芯片1与多个所述覆晶式发光二极管芯片2呈间隔地设置。再者，所述基板3电性耦接所述覆晶式集成电路芯片1的多个所述覆晶接垫
141与多个所述覆晶式发光二极管芯片2的多个所述电极21。
[0057]
进一步地说，为使所述基板3能够在覆晶制程中精准地连接于所述基板3电性耦接所述覆晶式集成电路芯片1的多个所述覆晶接垫141与多个所述覆晶式发光二极管芯片2的多个所述电极21，所述基板3于本实施例中以下述结构来进行说明，但所述基板3的具体结构可依设计需求而加以调整变化，并不受限于本实施例所载。
[0058]
所述基板3包含一第一绝缘层31、分别位于所述第一绝缘层31相反两侧的一第一金属层32与一第二绝缘层33、及形成于所述第二绝缘层33的一第二金属层34和一第三金属层35。
[0059]
其中，所述第一绝缘层31于本实施例中呈阶梯状并具有一下阶部311及间隔地形成于所述下阶部311的两个上阶部312，所述第一金属层32形成于所述第一绝缘层31(的两个所述上阶部312)。于本实施例中，所述第一金属层32包含一集成电路芯片固晶区321和一发光二极管芯片固晶区322，其分别位于两个所述上阶部312。
[0060]
所述第二绝缘层33相连于所述第一绝缘层31的所述下阶部311，所述第二金属层34埋置于所述第一绝缘层31与所述第二绝缘层33内，而所述第三金属层35位于远离所述第一绝缘层31的所述第二绝缘层33一侧。其中，所述第二金属层34包含有跨越两个所述上阶部312的多条延伸导线341、及相连于多条延伸导线341的多个导电柱342，并且所述第二金属层34通过多个所述导电柱342而分别连接于所述发光二极管芯片固晶区322、所述集成电路芯片固晶区321、及所述第三金属层35，以使所述第二金属层34和所述第三金属层35彼此电性耦接，并使所述发光二极管芯片固晶区322通过所述第二金属层34电性耦接所述集成电路芯片固晶区321。
[0061]
进一步地说，所述基板3于本实施例中可进一步包含有分别位于相反两侧的一上防焊层36与一下防焊层37。其中，所述上防焊层36形成于所述第一绝缘层31(的两个所述上阶部312)上，并且所述上防焊层36形成有多个开孔361，以裸露所述集成电路芯片固晶区321和所述发光二极管芯片固晶区322。于本实施例中，所述上防焊层36包含一发光二极管芯片防焊区363和一集成电路芯片防焊区362，所述发光二极管芯片防焊区363和所述集成电路芯片防焊区362彼此分离(设置于两个所述上阶部312)并分别形成有多个所述开孔361。此外，所述下防焊层37设置在所述第二绝缘层33一侧并邻近于所述第三金属层35。
[0062]
所述围墙4设置于所述基板3上并形成有位置对应于所述集成电路芯片防焊区362的一第一容置空间41、及位置对应于发光二极管芯片防焊区363的一第二容置空间42。其中，所述覆晶式集成电路芯片1位于所述第一容置空间41内，而多个所述覆晶式发光二极管芯片2位于所述第二容置空间42内。
[0063]
所述透光封装体5设置于基板3上并充填于所述第一容置空间41与所述第二容置空间42内，以使所述覆晶式集成电路芯片1与多个所述覆晶式发光二极管芯片2埋置于内，但本技术不以此为限。举例来说，在本技术未绘示的其他实施例中，所述透光封装体5也可以仅充填于所述第二容置空间42内，使多个所述覆晶式发光二极管芯片2埋置于内。据此，所述透光封装体5于本技术中是至少充填于所述第二容置空间42内。
[0064]
更详细地说，所述透光封装体5于本实施例中包含有一出光面51，并且所述出光面51平行于所述基板3且面向远离所述基板3的一侧。其中，所述出光面51于本实施例中是共平面于所述围墙4的顶面，但本技术不以此为限。
[0065]
[实施例二]
[0066]
请参阅图8和图9所示，其为本技术的实施例二。由于本实施例类似于上述实施例一，所以两个实施例的相同处不再加以赘述，而本实施例相较于上述实施例一的差异大致说明如下：
[0067]
于本实施例中，所述出光面51垂直于所述基板3且面向远离所述覆晶式集成电路芯片1的一侧，所述出光面51并非位于所述透光封装体5的顶面，也就是说出光面51位于发光装置100的侧面且共平面于所述围墙4的侧端面44。再者，所述第一容置空间41为包覆于所述围墙4内的密闭空间；也就是说，位于所述第一容置空间41内的所述覆晶式集成电路芯片1及相对应的局部所述透光封装体5被埋置于所述围墙4之内。
[0068]
[实施例三]
[0069]
请参阅图10和图11所示，其为本技术的实施例三。由于本实施例类似于上述实施例一，所以两个实施例的相同处不再加以赘述，而本实施例相较于上述实施例一的差异大致说明如下：
[0070]
于本实施例中，所述覆晶式集成电路芯片1被包覆且埋置于所述围墙4内；也就是说，所述覆晶式集成电路芯片1所占的空间即为所述第一容置空间41。所述围墙4还形成有一第三容置空间43，并且所述第一容置空间41位于所述第二容置空间42与所述第三容置空间43之间，所述发光装置100包含有位于所述第三容置空间43内的一光传感器6，而所述透光封装体5充填于所述第二容置空间42与所述第三容置空间43内，以使多个所述覆晶式发光二极管芯片2与所述光传感器6埋置于内。其中，多个所述覆晶式发光二极管芯片2可包含两个绿光发光二极管芯片和一红外光芯片，但不以此为限。
[0071]
更详细地说，所述透光封装体5于本实施例中包含有位置对应于多个所述覆晶式发光二极管芯片2的一出光面51、及位置对应于所述光传感器6的一入光面52，并且所述出光面51与所述入光面52皆大致平行于所述基板3且面向远离所述基板3的一侧。其中，所述出光面51与所述入光面52于本实施例中是共平面于所述围墙4的顶面，但本技术不以此为限。本实施例的发光装置100同时整合覆晶式集成电路芯片1(如：模拟前端芯片)、光源及光传感器6，更适用于轻薄化的穿戴装置，以提供面积最小且厚度最薄的发光二极管封装结构。
[0072]
[实施例四]
[0073]
请参阅图12和图13所示，其为本技术的实施例四。由于本实施例类似于上述实施例一，所以两个实施例的相同处不再加以赘述，而本实施例相较于上述实施例一的差异大致说明如下：
[0074]
本实施例公开了一种发光组件10，其与实施例一的发光装置100的差异在于不包含基板3，所述发光组件10包含有一覆晶式集成电路芯片1、与所述覆晶式集成电路芯片1呈间隔地设置的多个覆晶式发光二极管芯片2、及一透光封装体5。其中，本实施例的所述覆晶式集成电路芯片1与多个所述覆晶式发光二极管芯片2类似于上述实施例一，在此不加以赘述。多个所述覆晶式发光二极管芯片2可以是红光发光二极管芯片、蓝光发光二极管芯片及绿光发光二极管芯片其一或其组合，不以此限。
[0075]
于本实施例中，所述发光组件10不包含实施例一的所述基板3，并且所述透光封装体5为一体成形的单件式构造并包覆所述覆晶式集成电路芯片1及多个所述覆晶式发光二
极管芯片2。其中，所述覆晶式集成电路芯片1的多个所述覆晶接垫141与多个所述覆晶式发光二极管芯片2的多个所述电极21裸露于所述透光封装体5之外，用以直接覆晶安装于一预定对象(如：电路板或基板1)。
[0076]
[本技术实施例的技术效果]
[0077]
综上所述，本技术实施例所公开的发光装置、发光组件、及覆晶式集成电路芯片，通过所述线路重构层形成具备特定位置条件的多个所述覆晶接垫(如：多个所述覆晶接垫位于所述布局边界之内，并且至少一个所述覆晶接垫与所述布局边界呈间隔设置)，据以使所述覆晶式集成电路芯片能够适用于覆晶制程。
[0078]
再者，多个所述覆晶接垫朝向所述芯片本体的所述表面正投影所形成的一投影区域，其坐落于所述九宫格区域中的空格数量等于多个所述覆晶接垫的数量，以使多个所述覆晶接垫的较为平均地分布，据以利于在覆晶制程中能够平均吃锡且不易旋转，进而稳定地进行连接。
[0079]
此外，多个所述覆晶接垫朝向所述芯片本体的所述表面正投影所形成的所述投影区域，其不覆盖于任一个所述金属接垫，据以避免任一个所述覆晶接垫与相对应的所述金属接垫因为所述线路重构层的成形而相互干扰并影响良率。
[0080]
以上所公开的内容仅为本技术的优选可行实施例，并非因此局限本技术的专利范围，所以凡是运用本技术说明书及图式内容所做的等效技术变化，均包含于本技术的专利范围内。