半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，sce)更容易发生。
3.因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet(metal-oxide-semiconductor field-effect transistor)向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。
4.外延(epitaxy,简称epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(si/si)，也可以是异质外延层(sige/s或sic/si等)；同样实现外延生长也有很多方法，包括分子束外延(mbe)，超高真空化学气相沉积(uhv/cvd)，常压及减压外延(atm&rp epi)等。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层上形成有横跨所述鳍部的栅极结构，沿所述栅极结构的延伸方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；在所述第一器件区中，在所述栅极结构两侧的鳍部中形成第一型掺杂半导体层；形成覆盖部分的所述第一型掺杂半导体层的保护层，所述保护层露出所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁；形成所述保护层后，利用外延生长工艺，在所述第二器件区的所述栅极结构两侧的鳍部中形成第二型掺杂半导体层，且在所述外延生长工艺的过程中，形成连接所述第二型掺杂半导体层与所述第一型掺杂半导体层的连接层；在所述栅极结构露出的衬底上形成层间介质层，所述层间介质层覆盖第二型掺杂半导体层、第一型掺杂半导体层和连接层；在所述第二型掺杂半导体层、第一型掺杂半导体层和连接层的顶部上方的所述层间介质层中形成源漏插塞，所述源漏插塞与所述第二型掺杂半导体层、第一型掺杂半导体层和连接层的顶部相连。
7.相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述基底包括相邻的第一器件区和第二器件区；所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；器件栅极结构，位于所述基底上，所述器件栅极结构的延伸方向与所述第一器件区和第二器件区的排列方向相同；第一型掺杂半导体层，位于所述第一器件区中的所述器件栅极结构两侧的所述鳍部中；第二型掺杂半导体层，位于所述第二器件区中的所述器件栅极结构两侧的所述鳍部中；连接层，位于所述第一型掺杂半导体层和第二型掺杂半导体层之间，且连接所述第二型掺杂半导体层与所述第一型掺杂半导体层，所述连接层和第二型掺杂半导体层的材料相同；层间介质层，位于所述栅极结构露出的衬底上，且覆盖所述第一型掺杂半导体层、第二型掺杂半导体层和连接层；源漏插塞，贯穿所述第二型掺杂半导体层、第一型掺杂半导体层和连接层的顶部上方的所述层间介质层，所述源漏插塞与所述第一型掺杂半导体层、第二型掺杂半导体层和连接层的顶部相连。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例所提供的半导体结构的形成方法中，在第一器件区中，在栅极结构两侧的鳍部中形成第一型掺杂半导体层，形成覆盖部分的所述第一型掺杂半导体层的保护层，所述保护层露出所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁，随后利用外延生长工艺，在所述第二器件区的所述栅极结构两侧的鳍部中形成第二型掺杂半导体层，其中，由于所述保护层露出所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁，因此，在所述外延生长工艺的过程中，还会以所述保护层露出的第一型掺杂半导体层表面作为基础进行外延生长，因此，在所述外延生长工艺的过程中，还形成连接所述第二型掺杂半导体层与所述第一型掺杂半导体层的连接层，相应的，使得第二型掺杂半导体层和第一型掺杂半导体层通过连接层相连，所述连接层填补了所述第一型掺杂半导体层和第二型掺杂半导体层之间的空隙，进而在所述第二型掺杂半导体层与所述第一型掺杂半导体层顶部形成源漏插塞的过程中，所述连接层能够用于定义对层间介质层的刻蚀停止位置，降低了源漏插塞底部延伸至隔离层中的概率，相应的，减小了所述源漏插塞与栅极结构之间存在的寄生电容，从而提高了半导体的电学性能。
附图说明
10.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图6至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
12.图14至图15是本发明半导体结构一实施例的结构示意图。
具体实施方式
13.目前，半导体结构的电学性能的仍有待提高。现结合一种半导体结构的形成方法，分析半导体结构性能有待提高的原因。图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
14.参考图1，提供基底，包括衬底10以及位于衬底10上多个分立的鳍部12，所述鳍部12露出的衬底10上形成隔离层11，所述隔离层11覆盖鳍部12的部分侧壁，所述隔离层11上
形成有横跨所述鳍部12的栅极结构(图未示)，沿与所述鳍部12延伸方向相垂直的方向，所述基底包括相邻的pmos器件区100a和nmos器件区100b。
15.参考图2，在pmos器件区100a栅极结构两侧的鳍部12中形成p型掺杂半导体层14；在所述p型掺杂半导体层14的表面以及所述nmos器件区100b的鳍部12表面覆盖保护层13。
16.参考图3，在所述pmos器件区100a上形成掩膜层15，所述掩膜层15覆盖所述保护层13的顶部和侧壁；在所述nmos器件区100b中，以所述隔离层11作为刻蚀停止层，刻蚀所述栅极结构两侧的保护层13和部分厚度的鳍部12，在所述鳍部12中形成凹槽(图未示)。
17.参考图4，在所述凹槽中形成n型掺杂半导体层16。
18.形成所述n型掺杂半导体层16后，还包括：去除所述掩膜层15。
19.参考图5，在所述基底上形成覆盖所述n型掺杂半导体层16和所述p型掺杂半导体层14的层间介质层17；在所述层间介质层17内形成与所述p型掺杂半导体层14和所述n型掺杂半导体层16均相连的源漏插塞18。
20.具体地，形成源漏插塞18的步骤包括：刻蚀所述层间介质层17，形成同时露出p型掺杂半导体层14和n型掺杂半导体层16的接触孔；在所述接触孔中形成源漏插塞18。
21.经研究发现，在pmos器件区100a和nmos器件区100b的交界处，相邻所述的p型掺杂半导体层14和n型掺杂半导体层16之间具有一定的间距，相应的，在刻蚀所述层间介质层17形成接触孔的过程中，由于p型掺杂半导体层14和n型掺杂半导体层16之间存在间距，导致刻蚀深度不易把握，从而容易导致相邻所述的p型掺杂半导体层14和n型掺杂半导体层16之间的层间介质层17被误刻蚀，甚至还会导致pmos器件区100a和nmos器件区100b的交界处的隔离层11被误刻蚀，从而导致所述源漏插塞18的底部延伸至所述隔离结构11中(如图5中虚线圈所示)，进而造成所述源漏插塞18与所述栅极结构之间有寄生电容的存在，相应容易导致半导体结构的电学性能下降。
22.为了解决所述技术问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层上形成有横跨所述鳍部的栅极结构，沿所述栅极结构的延伸方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；在所述第一器件区中，在所述栅极结构两侧的鳍部中形成第一型掺杂半导体层；形成覆盖部分的所述第一型掺杂半导体层的保护层，所述保护层露出所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁；形成所述保护层后，利用外延生长工艺，在所述第二器件区的所述栅极结构两侧的鳍部中形成第二型掺杂半导体层，且在所述外延生长工艺的过程中，形成连接所述第二型掺杂半导体层与所述第一型掺杂半导体层的连接层；在所述栅极结构露出的衬底上形成层间介质层，所述层间介质层覆盖第二型掺杂半导体层、第一型掺杂半导体层和连接层；在所述第二型掺杂半导体层、第一型掺杂半导体层和连接层的顶部上方的所述层间介质层中形成源漏插塞，所述源漏插塞与所述第二型掺杂半导体层、第一型掺杂半导体层和连接层的顶部相连。
23.本发明实施例所公开的方案中，在第一器件区中，在栅极结构两侧的鳍部中形成第一型掺杂半导体层，形成覆盖部分的所述第一型掺杂半导体层的保护层，所述保护层露出所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁，随后利用外延生长工艺，
在所述第二器件区的所述栅极结构两侧的鳍部中形成第二型掺杂半导体层，其中，由于所述保护层露出所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁，因此，在所述外延生长工艺的过程中，还会以所述保护层露出的第一型掺杂半导体层表面作为基础进行外延生长，因此，在所述外延生长工艺的过程中，还形成连接所述第二型掺杂半导体层与所述第一型掺杂半导体层的连接层，相应的，使得第二型掺杂半导体层和第一型掺杂半导体层通过连接层相连，所述连接层填补了所述第一型掺杂半导体层和第二型掺杂半导体层之间的空隙，进而在所述第二型掺杂半导体层与所述第一型掺杂半导体层顶部形成源漏插塞的过程中，所述连接层能够用于定义对层间介质层的刻蚀停止位置，降低了源漏插塞底部延伸至隔离层中的概率，相应的，减小了所述源漏插塞与栅极结构之间存在的寄生电容，从而提高了半导体的电学性能。
24.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
25.图6至图13本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
26.结合参考图6和图7，图6是俯视图，图7是图6沿a1a2割线的剖面图，提供基底(图未示)，所述基底包括衬底100以及位于衬底100上多个分立的鳍部102，所述鳍部102露出的衬底100上形成有隔离层101，所述隔离层101覆盖所述鳍部102的部分侧壁，所述隔离层101上形成有横跨所述鳍部102的栅极结构135，沿所述栅极结构135的延伸方向，所述基底包括相邻的第一器件区100a和第二器件区100b，所述第一器件区100a用于形成第一型晶体管，所述第二器件区100b用于形成第二型晶体管，所述第一型和第二型不同。
27.其中，为了便于图示，图6仅示意了鳍部102和栅极结构135。
28.所述基底用于为后续工艺制程提供工艺平台。本实施例中，所述基底用于形成鳍式场效应晶体管(finfet)。所述基底包括衬底100以及凸出于衬底100的鳍部。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
29.本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
30.本实施例中，以所形成的鳍式场效应晶体管为cmos器件为例，所述衬底100包括第一器件区100a和第二器件区100b，所述第一器件区100a用于形成第一型晶体管，所述第二器件区100b用于形成第二型晶体管，所述第一型和第二型不同。具体地，所述第一型和第二型不同指的是：所述第一型和第二型的导电类型不同。本实施例中，所述第一型为p型，所述第二型为n型。即所述第一器件区100a为pmos器件区，所述第一型晶体管为pmos晶体管；所述第二器件区100b为nmos器件区，所述第二型晶体管为nmos晶体管。
31.在其他实施例中，所述第一型为n型，所述第二型为p型。
32.本实施例中，所述第一器件区100a和第二器件区100b为相邻区域。
33.本实施例中，所述第一器件区100a和第二器件区100b的衬底100上均具有多个分立的鳍部102。本实施例中，所述鳍部102的材料与所述衬底100的材料相同，所述鳍部102的材料为硅。
34.本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部102后，在所述鳍部露出的衬底100上形成隔离层101，所述隔离层101覆盖鳍部102的部分侧壁。所述隔离
层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氮化硅。
35.本实施例中，所述栅极结构135为伪栅结构，用于为后续形成器件栅极结构占据空间位置。具体地，所述栅极结构135的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
36.本实施例中，所述栅极结构135位于衬底100上，所述栅极结构135横跨所述鳍部102且覆盖所述鳍部102的部分顶面和部分侧壁。其中，所述第一器件区100a和第二器件区100b内的基底上均形成有所述栅极结构135。
37.在其他实施例中，所述栅极结构也可以为器件栅极结构，用于在器件工作时控制导电沟道的开启或关断。具体地，所述器件栅极结构为金属栅极结构，包括高k栅介质层、位于高k栅介质层上的功函数层、以及位于功函数层上的栅电极层。
38.参考图8，在所述第一器件区100a中，在所述栅极结构135两侧的鳍部102中形成第一型掺杂半导体层104。
39.所述第一型掺杂半导体层104作为器件的源区或漏区，在半导体结构工作时，所述第一型掺杂半导体层104为栅极结构135下方的沟道提供应力，提高载流子的迁移率。
40.本实施例中，所述第一器件区100a用于形成pmos晶体管，所述第一型掺杂半导体层104为掺杂有p型离子的半导体层。所述半导体层的材料可以为硅或锗化硅，所述p型离子为b离子、ga离子或in离子。通过在半导体层中掺杂p型离子，使p型离子取代晶格中硅原子的位置，掺入的p型离子越多，多子的浓度就越高，导电性能也就越强。作为一种示例，所述第一型掺杂半导体层104的材料为sigeb。
41.本实施例中，利用外延工艺形成所述第一型掺杂半导体层104。本实施例中，所述第一型掺杂半导体层104的形状为西格玛形。
42.结合参考图8至图9，形成覆盖部分的所述第一型掺杂半导体层104的保护层103(如图9所示)，所述保护层103露出所述第一型掺杂半导体层104中朝向所述第二器件区100b的部分侧壁。
43.所述保护层103用于起到保护第一型掺杂半导体层104及鳍部102的作用，从而避免后续在第二器件区100b形成第二型掺杂半导体层时，在整个第一型掺杂半导体层104及鳍部102表面进行外延生长。
44.所述保护层103露出所述第一型掺杂半导体层104中朝向所述第二器件区100b的部分侧壁，以便于后续在第二器件区的栅极结构两侧的鳍部中形成第二型掺杂半导体层时，能够以所述保护层103露出的第一型掺杂半导体层104的表面作为基础进行外延生长，从而能够形成连接所述第二型掺杂半导体层与所述第一型掺杂半导体层的连接层。
45.所述保护层103的材料为介电材料，从而与后续的外延工艺相兼容，避免污染用于进行外延工艺的机台。所述保护层103的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护层103的材料为氮化硅。
46.本实施例中，形成所述保护层103的步骤包括：如图8所示，形成保形覆盖所述第一型掺杂半导体层104、鳍部102和隔离层101的保护材料层103a；如图9所示，在所述保护材料层103a上形成掩膜层105，在所述第二器件区100b和第一器件区100a的交界处，所述掩膜层
105露出所述第一型掺杂半导体层104的部分侧壁上的保护材料层103a，在所述第二器件区100b中，所述掩膜层105露出所述栅极结构135两侧的部分保护材料层103a；以所述掩膜层105为掩膜，刻蚀部分的所述保护材料层103a，露出所述第二器件区100b的部分鳍部102，并露出所述第一型掺杂半导体层104的部分侧壁，剩余的所述保护材料层103a作为保护层103。
47.本实施例中，采用各向异性的干法刻蚀工艺，刻蚀部分的所述保护材料层103a。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，从而有利于精确控制保护层103的形貌。
48.需要说明的是，形成所述保护层103后，还包括：去除所述掩膜层105。
49.还需要说明的是，所述保护层103的厚度不宜过小，也不宜过大。如果所述保护层103的厚度过小，则容易降低所述保护层103对所述第一型掺杂半导体层104的保护效果；如果所述保护层103的厚度过大，则占据较大体积空间，不仅会影响所述保护层103的形成质量，还容易影响后续所述第二型掺杂半导体层的体积，影响器件的稳定性能。为此，本实施例中，所述保护层103的厚度在2纳米至10纳米的范围内。
50.所述掩膜层105用于作为刻蚀所述保护材料层103a的掩膜，还用于在后续刻蚀所述第二器件区100b的部分所述鳍部102及所述保护层103的过程中起到掩膜的作用。
51.本实施例中，所述掩膜层105的材料为光刻胶。
52.本实施例中，形成所述掩膜层105后，所述掩膜层105覆盖所述保护层103的顶部，在所述第二器件区100b和第一器件区100a的交界处，所述掩膜层105露出所述第一型掺杂半导体层104的部分侧壁上的保护材料层103a。
53.由于所述掩膜层105未覆盖整个第一器件区100a，在所述第一器件区100a和所述第二器件区100b的交界处，所述第一型掺杂半导体层104的部分侧壁上的保护材料层103a被暴露，因此，以所述掩膜层105为掩膜，刻蚀部分的所述保护材料层103a后，使得所述第一型掺杂半导体层104中朝向所述第二器件区100b的部分侧壁被暴露(如图9中虚线圈所示)。
54.继续参考图9，露出所述第二器件区100b的部分鳍部102后，去除所述掩膜层105之前，所述形成方法还包括：以所述掩膜层105为掩膜，在所述第二器件区100b中，刻蚀所述栅极结构135两侧的部分厚度的鳍部102，在所述鳍部102中形成凹槽136。
55.所述凹槽136为后续外延生长第二型掺杂半导体层提供空间位置。
56.需要说明的是，在所述第二器件区100b中，刻蚀所述栅极结构135两侧的部分厚度的鳍部102的过程中，还刻蚀位于所述鳍部102侧壁的保护层103，在所述凹槽136的位置处，位于所述鳍部102侧壁的剩余保护层103顶部和所述凹槽136底部相齐平。
57.剩余保护层103顶部和所述凹槽136底部相齐平，从而有利于增大后续形成于所述凹槽136中的第二型掺杂半导体层106的体积。
58.本实施例中，刻蚀所述栅极结构135两侧部分厚度的鳍部102的步骤中，还刻蚀部分的所述第一型掺杂半导体层104，使所述保护层103露出的所述第一型掺杂半导体层104的表面为平面。
59.所述保护层103露出的所述第一型掺杂半导体层104的表面为平面，为后续利用外延生长工艺形成连接层提供良好的界面基础。
60.本实施例中，采用各向异性的干法刻蚀工艺，刻蚀所述鳍部102。各向异性的干法
刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，从而有利于精确控制凹槽136的深度、开口尺寸和侧壁形貌。而且，通过采用各向异性的干法刻蚀工艺，易于在刻蚀部分的所述第一型掺杂半导体层104后，使所述保护层103露出的所述第一型掺杂半导体层104的表面为平面。
61.本实施例中，所述掩膜层105的材料为光刻胶，因此，形成所述凹槽136后，去除所述掩膜层105，从而避免掩膜层105污染用于进行外延工艺的机台。
62.参考图10，形成所述保护层103后，利用外延生长工艺，在所述第二器件区100b的所述栅极结构135两侧的鳍部102中形成第二型掺杂半导体层106，且在所述外延生长工艺的过程中，形成连接所述第二型掺杂半导体层106与所述第一型掺杂半导体层104的连接层132。
63.在所述外延生长工艺的过程中，所述第一器件区100a的第一型掺杂半导体层104的部分侧壁暴露在外延生长环境中，在以凹槽136暴露的鳍部102为生长基础进行外延生长的同时，还以保护层103暴露的第一型掺杂半导体层104的表面为生长基础进行外延生长，因此，在所述凹槽136中形成第二型掺杂半导体层106后，还在第二型掺杂半导体层106和第一型掺杂半导体层104之间形成连接层132，使得第二型掺杂半导体层106和第一型掺杂半导体层104通过连接层132相连，所述连接层132填补了所述第一型掺杂半导体层104和第二型掺杂半导体层106之间的空隙。后续制程还包括形成覆盖第二型掺杂半导体层106、第一型掺杂半导体层104和连接层132的层间介质层，并在所述器件栅极结构两侧的所述层间介质层中形成源漏插塞108，所述源漏插塞108与所述第二型掺杂半导体层106、第一型掺杂半导体层104和连接层132的顶部相连。所述连接层132填补了所述第一型掺杂半导体层104和第二型掺杂半导体层106之间的空隙，因此，在所述第二型掺杂半导体层106与所述第一型掺杂半导体层104顶部形成源漏插塞108的过程中，所述连接层132能够用于定义对层间介质层的刻蚀停止位置，降低了源漏插塞108底部延伸至隔离层101中的概率，相应的，减小了所述源漏插塞108与所述器件栅极结构之间的寄生电容，提高了半导体的电学性能。
64.而且，与采用沉积工艺形成位于第二型掺杂半导体层与所述第一型掺杂半导体层之间的连接层的方案相比，本实施例中，在所述外延生长工艺的过程中，形成连接所述第二型掺杂半导体层106与所述第一型掺杂半导体层104的连接层132，由于外延生长工艺只会在特定的区域生长，具有区域选择性的特征。
65.本实施例中，所述第二器件区100b用于形成nmos晶体管，所述第二型掺杂半导体层106的材料为掺杂有n型离子的半导体层，所述半导体层的材料可以为sip或者sic，所述n型离子为p离子、as离子或sb离子。通过在半导体层中掺杂n型离子，使n型离子取代晶格中硅原子的位置，掺入的n型离子越多，多子的浓度就越高，导电性能也就越强。作为一种示例，所述第二型掺杂半导体层106的材料为sip。
66.本实施例中，利用外延生长，形成半导体层，且在进行所述外延生长的过程中，原位自掺杂n型离子，以形成第二型掺杂半导体层106。本实施例中，所述第二型掺杂半导体层106形成于所述凹槽136中。
67.需要说明的是，由于所述第一器件区100a中的所述第一型掺杂半导体层104的部分侧壁失去保护层103的保护，因此，在所述凹槽中形成第二型掺杂半导体层106的过程中，还会以保护层103暴露的第一型掺杂半导体层104为生长基础进行外延生长，从而在第二型
掺杂半导体层106与第一型掺杂半导体层104之间形成连接层，所述连接层填补了所述第二型掺杂半导体层106与所述第一型掺杂半导体层104之间的空隙。
68.参考图12，在所述栅极结构135露出的衬底100上形成层间介质层107，所述层间介质层107覆盖第二型掺杂半导体层106、第一型掺杂半导体层104和连接层132。
69.所述层间介质层107用于实现后续形成的源漏插塞之间的电隔离，同时，也为后续形成源漏插塞提供空间位置。
70.因此，所述层间介质层107的材料为介电材料。本实施例中，所述层间介质层107的材料包括sio2、sin、sion、sioc、sioch、sic、sicn、aln和al2o3中的一种或多种。本实施例中，所述层间介质层107的材料为sio2。
71.具体地，形成所述层间介质层107的步骤包括：形成覆盖所述第二型掺杂半导体层106、第一型掺杂半导体层104、连接层132和栅极结构135的介质材料层(图未示)；以所述栅极结构135的顶部作为停止位置，对所述介质材料层进行平坦化处理，剩余的介质材料层作为层间介质层107。
72.本实施例中，采用沉积工艺(例如：化学气相沉积工艺)，形成介质材料层。本实施例中，采用化学机械研磨工艺，对所述介质材料层进行平坦化处理。
73.需要说明的是，所述栅极结构135为伪栅结构，因此，形成所述层间介质层107后，所述形成方法还包括：去除所述栅极结构135，在所述层间介质层107中形成栅极开口(图未示)；在所述栅极开口中形成器件栅极结构(图未示)。
74.相应的，通过形成连接层132，减小了后续源漏插塞与器件栅极结构之间存在的寄生电容，从而提高了半导体的电学性能。
75.所述器件栅极结构用于在器件工作时控制导电沟道的开启或关断。具体地，所述器件栅极结构为金属栅极结构，包括高k栅介质层、位于高k栅介质层上的功函数层、以及位于功函数层上的栅电极层。
76.高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
77.功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
78.栅电极层用于将器件栅极结构的电性引出。本实施例中，栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。
79.结合参考图12和图13，在所述第二型掺杂半导体层106、第一型掺杂半导体层104和连接层132的顶部上方的所述层间介质层107中形成源漏插塞108，所述源漏插塞108与所述第二型掺杂半导体层106、第一型掺杂半导体层104和连接层132的顶部相连。
80.所述源漏插塞108用于实现第二型掺杂半导体层106和第一型掺杂半导体层104与其他互连结构或外部电路的电连接。
81.本实施例中，根据工艺需求，所述源漏插塞108同时与第二型掺杂半导体层106和第一型掺杂半导体层104相接触，从而使得第二型掺杂半导体层106和第一型掺杂半导体层
104之间实现电连接。
82.具体地，形成源漏插塞108的步骤包括：如图12所示，以第二型掺杂半导体层106、第一型掺杂半导体层104和连接层132的顶部为刻蚀停止位置，刻蚀所述层间介质层107，形成露出第二型掺杂半导体层106、连接层132和所述第一型掺杂半导体层104的源漏接触孔131；如图13所示，在所述源漏接触孔131中填充导电材料层(图未示)，所述导电材料层还覆盖所述层间介质层107的顶部；以所述层间介质层107的顶部作为停止位置，对所述导电材料层进行平坦化处理，所述源漏接触孔131中的剩余导电材料作为源漏插塞108。
83.具体地，所述源漏接触孔为形成源漏插塞108提供空间位置。
84.本实施例中，使用干法刻蚀工艺刻蚀所述层间介质层107。具体地，所述干法刻蚀工艺为各向异性的干法刻蚀工艺。其中，所述各向异性的干法刻蚀工艺，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，对所述层间介质层107的侧壁、连接层132的顶部、以及所述第二型掺杂半导体层106和所述第一型掺杂半导体层104的顶部的损伤比较小。
85.其中，所述连接层132填补了第二型掺杂半导体层106和所述第一型掺杂半导体层104之间的空隙，因此，在刻蚀所述层间介质层107以形成所述源漏接触孔131的步骤中，连接层132对位于其下方的所述层间介质层107和隔离结构101起到了保护作用，从而能够精确控制所述源漏插塞108的底部位置。
86.本实施例中，采用化学机械研磨工艺进行所述平坦化处理，有利于提高源漏插塞108顶面的平坦度。
87.本实施例中，源漏插塞108的材料为铜。铜的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低源漏插塞108的电阻，相应降低了功耗。在其他实施例中，源漏插塞的材料还可以为钨或钴。
88.相应的，本发明还提供一种半导体结构。结合参考图14至图15，示出了本发明半导体结构一实施例的结构示意图。
89.其中，图14是俯视图，图15是图14沿b1b2割线的剖面图，且为了便于图示，图14仅示意了鳍部和器件栅极结构。
90.所述半导体结构包括：基底(图未示)，所述基底包括衬底200以及凸出于所述衬底200的鳍部202，所述基底包括相邻的第一器件区200a和第二器件区200b；所述第一器件区200a用于形成第一型晶体管，所述第二器件区200b用于形成第二型晶体管，所述第一型和第二型不同；器件栅极结构235，位于所述基底上，所述器件栅极结构235的延伸方向与所述第一器件区200a和第二器件区200b的排列方向相同；第一型掺杂半导体层204，位于所述第一器件区200a中的所述器件栅极结构235两侧的所述鳍部202中；第二型掺杂半导体层206，位于所述第二器件区200b中的所述器件栅极结构235两侧的所述鳍部202中；连接层232，位于所述第一型掺杂半导体层204和第二型掺杂半导体层206之间，且连接所述第二型掺杂半导体层206与所述第一型掺杂半导体层204，所述连接层232和第二型掺杂半导体层206的材料相同；层间介质层207，位于所述器件栅极结构235露出的衬底200上，且覆盖所述第一型掺杂半导体层204、第二型掺杂半导体层206和连接层232；源漏插塞208，贯穿所述第二型掺杂半导体层206、第一型掺杂半导体层204和连接层232的顶部上方的所述层间介质层207，所述源漏插塞208与所述第一型掺杂半导体层204、第二型掺杂半导体层206和连接层232的
顶部相连。
91.本实施例中，所述半导体结构为鳍式场效应晶体管(finfet)，基底包括衬底200以及位于衬底200的鳍部202。在其他实施例中，当所述半导体结构为平面型场效应晶体管时，基底相应为平面型衬底。
92.本实施例中，衬底200为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
93.本实施例中，所述衬底200包括第一器件区200a和第二器件区200b，所述第一器件区200a用于形成第一型晶体管，所述第二器件区200b用于形成第二型晶体管，所述第一型和第二型不同。具体地，所述第一型和第二型不同指的是：所述第一型和第二型的导电类型不同。
94.本实施例中，所述第一型为p型，所述第二型为n型。即所述第一器件区200a为pmos器件区，所述第一型晶体管为pmos晶体管；所述第二器件区200b为nmos器件区，所述第二型晶体管为nmos晶体管。在其他实施例中，所述第一型为n型，所述第二型为p型。
95.本实施例中，所述第一器件区200a和第二器件区200b的衬底200上均具有多个分立的鳍部202。本实施例中，所述鳍部202的材料与所述衬底200的材料相同，所述鳍部202的材料为硅。
96.所述半导体结构还包括：隔离层201，位于所述鳍部202露出的衬底200上。所述隔离层201用于隔离相邻器件。所述隔离层201的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层201的材料为氮化硅。
97.所述器件栅极结构235用于在器件工作时控制导电沟道的开启或关断。具体地，所述器件栅极结构为金属栅极结构，包括高k栅介质层、位于高k栅介质层上的功函数层、以及位于功函数层上的栅电极层。
98.高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
99.功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
100.栅电极层用于将器件栅极结构235的电性引出。本实施例中，栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。
101.所述第一型掺杂半导体层204作为第一型晶体管的源区和漏区，在半导体结构工作时，为器件栅极结构下方的沟道提供应力，提高载流子的迁移率。作为一种示例，所述第一型掺杂半导体层204的材料为sigeb。
102.本实施例中，所述第一型掺杂半导体层204与连接层232相接触的面为平面。所述连接层232通过外延工艺形成，通过使所述第一型掺杂半导体层204与连接层232相接触的面为平面，从而在形成所述连接层232时，为外延工艺提供良好的界面基础。
103.所述第一型掺杂半导体层204作为第二型晶体管的源区和漏区，在半导体结构工
作时，为器件栅极结构下方的沟道提供应力，提高载流子的迁移率。
104.所述第二型掺杂半导体层206的材料为掺杂有n型离子的半导体层，所述半导体层的材料可以为si或者sic，所述n型离子为p离子、as离子或sb离子。通过在半导体层中掺杂n型离子，使n型离子取代晶格中硅原子的位置，掺入的n型离子越多，多子的浓度就越高，导电性能也就越强。作为一种示例，所述第二型掺杂半导体层206的材料为sip。
105.本实施例中，所述连接层232位于第一型掺杂半导体层204和第二型掺杂半导体层206之间，且连接第二型掺杂半导体层206与第一型掺杂半导体层204。
106.所述连接层232使得第二型掺杂半导体层和第一型掺杂半导体层204通过连接层相连，所述连接层232填补了所述第一型掺杂半导体层204和第二型掺杂半导体层之间的空隙，进而在所述第二型掺杂半导体层与所述第一型掺杂半导体层204顶部形成源漏插塞208的过程中，所述连接层232能够用于定义对层间介质层207的刻蚀停止位置，降低了源漏插塞208底部延伸至隔离层201中的概率，相应的，减小了所述源漏插塞208与所述器件栅极结构235之间存在的寄生电容，从而提高了半导体的电学性能。
107.具体地，在所述半导体结构的形成过程中，在形成第二型掺杂半导体层206时，还以所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁为生长基础进行外延生长，从而形成连接所述第二型掺杂半导体层与所述第一型掺杂半导体层的连接层。因此，本实施例中，所述连接层232和第二型掺杂半导体层206的材料相同。
108.所述层间介质层207用于相邻源漏插塞208之间的电隔离。
109.因此，所述层间介质层207的材料为介电材料。本实施例中，所述层间介质层207的材料包括sio2、sin、sion、sioc、sioch、sic、sicn、aln和al2o3中的一种或多种。
110.所述源漏插塞208用于实现第二型掺杂半导体层206和第一型掺杂半导体层204与其他互连结构或外部电路的电连接。本实施例中，所述源漏插塞208同时与第二型掺杂半导体层206和第一型掺杂半导体层204相接触，从而使得第二型掺杂半导体层206和第一型掺杂半导体层204之间实现电连接。
111.本实施例中，源漏插塞208的材料为铜。铜的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低源漏插塞208的电阻，相应降低了功耗。在其他实施例中，源漏插塞的材料还可以为钨或钴。
112.本实施例中，所述半导体结构还包括：保护层203，位于第一型掺杂半导体层204和层间介质层207之间、第一器件区200a的层间介质层207和隔离层201之间、以及第二器件区200b的鳍部202侧壁和层间介质层207之间。
113.所述保护层203用于起到保护第一型掺杂半导体层204及鳍部的作用，从而在形成第二型掺杂半导体层206和连接层232的过程中，在进行外延工艺时，防止在不期望的位置处进行外延生长。也就是说，在形成第二型掺杂半导体层206和连接层232的过程中，以所述保护层203暴露的第一型掺杂半导体层204和鳍部202作为生长基础进行外延生长。
114.所述保护层203的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护层203的材料为氮化硅。
115.需要说明的是，所述保护层203的厚度不宜过小，也不宜过大。如果所述保护层203的厚度过小，则容易降低所述保护层203对所述第一型掺杂半导体层204的保护效果；如果所述保护层203的厚度过大，则占据较大体积空间，不仅会影响所述保护层203的形成质量，
还容易影响后续所述第二型掺杂半导体层的体积，影响器件的稳定性能。为此，本实施例中，所述保护层203的厚度在2纳米至10纳米的范围内。
116.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
117.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。