集成芯片的制作方法

1.本发明实施例涉及集成芯片，更特别关于采用湿蚀刻形成背侧接点于晶体管的源极/漏极区上，使背侧接点的宽度自背侧接点的最底部表面朝最顶部表面的宽度连续减少。


背景技术：

2.随着技术快速进展，工程师制造更小且更复杂的装置以改善并发展电子装置，使其更有效、更可信，且功能更强。由于电子装置包含大量的晶体管以一起执行装置功能，因此为了达到这些目标的方法之一为改善晶体管设计。水平与垂直方向的尺寸更小、耗能更低、且切换速度更快的晶体管，可能有利于整体的电子装置效能。


技术实现要素：

3.本发明一些实施例关于集成芯片，包括：通道结构，延伸于第一源极/漏极区与第二源极/漏极区之间；栅极，直接配置于通道结构上；上侧内连线接点，配置于栅极上并耦接至栅极；以及背侧接点，配置于第一源极/漏极区之下并耦接至第一源极/漏极区，其中背侧接点的宽度在自背侧接点的最底部表面至背侧接点的最顶部表面的不同高度处持续减少。
4.本发明的其他实施例关于集成芯片，包括：通道结构，延伸于第一源极/漏极区与第二源极/漏极区之间；栅极，直接配置于通道结构上；上侧内连线接点，配置于栅极上并耦接至栅极；以及第一背侧接点，配置于第一源极/漏极区之下并耦接至第一源极/漏极区，其中第一背侧接点的最底部表面具有第一宽度，第一背侧接点的最顶部表面具有第二宽度，其中第一宽度为第一背侧接点的最大宽度，且第二宽度为第一背侧接点的最小宽度。
5.本发明其他实施例关于集成芯片的形成方法，包括：形成第一虚置栅极结构与第二虚置栅极结构于基板的前侧上；依据第一虚置栅极结构与第二虚置栅极结构移除基板的部分，以进行第一移除制程而形成沟槽，其中沟槽定义第一通道结构于第一虚置栅极结构之下，并定义第二通道结构于第二虚置栅极结构之下；进行第二移除制程以形成空洞于基板中，其中空洞配置于第一通道结构与第二通道结构之下，其中空洞的第一宽度大于沟槽的第二宽度，其中第一宽度为空洞的最大宽度，而第二宽度为沟槽的最大宽度，形成虚置材料于空洞中；形成源极/漏极区于沟槽中；将第一虚置栅极结构与第二虚置栅极结构分别置换成第一栅极与第二栅极；形成上侧内连线结构于第一栅极与第二栅极上；薄化基板的背侧以露出空洞中的虚置材料；以及将虚置材料置换成导电材料，以形成背侧接点而耦接至源极/漏极区，其中背侧接点的最大宽度小于或等于空洞的第一宽度。
附图说明
6.图1a是一些实施例中，具有纳米片场效晶体管的集成芯片的剖视图，其具有背侧接点配置于源极/漏极区之下并耦接至源极/漏极区，其中背侧接点的最底部表面比最顶部表面宽。
7.图1b是图1a的集成芯片对应不同方向的剖视图。
8.图2a是一些其他实施例中，具有纳米片场效晶体管的集成芯片的剖视图，其具有背侧接点配置于源极/漏极区之下并耦接至源极/漏极区，其中背侧接点的最底部表面比最顶部表面宽。
9.图2b是图2a的集成芯片对应不同方向的剖视图。
10.图3a及图3b是一些实施例中，具有鳍状场效晶体管的集成芯片的剖视图，其具有背侧接点配置于源极/漏极区之下并耦接至源极/漏极区，其中背侧接点的最底部表面比最顶部表面宽。
11.图4a是一些实施例中，具有纳米片场效晶体管的集成芯片的剖视图，其具有第一背侧接点配置于第一源极/漏极区之下并耦接至第一源极/漏极区，其中第一背侧接点的最底部表面比最顶部表面宽。
12.图4b是一些实施例中，对应图4a的剖视图的下视图。
13.图4c是一些实施例中，具有纳米片场效晶体管的集成芯片的剖视图，其具有第一背侧接点与第二背侧接点分别配置于第一源极/漏极区与第二源极/漏极区之下并耦接至第一源极/漏极区与第二源极/漏极区，其中第一背侧接点与第二背侧接点的最底部表面比最顶部表面宽。
14.图4d是一些实施例中，对应图4c的剖视图的下视图。
15.图5a、图5b、图6、图7、图8a、图8b、图9、图10、图11a、图11b、图11c、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22a、图22b、图23、及图24是一些实施例中，形成晶体管的剖视图，其具有背侧接点配置于源极/漏极区之下并耦接至源极/漏极区，其中背侧接点形成于背侧沟槽中，且背侧沟槽的顶部具有最大宽度。
16.图25是一些实施例中，对应图5a、图5b、图6、图7、图8a、图8b、图9、图10、图11a、图11b、图11c、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22a、图22b、图23、及图24的方法的流程图。
17.其中，附图标记说明如下：
18.aa’，bb’，cc’：剖线
19.a1：第一角度
20.d1：第一距离
21.d2：第二距离
22.d3：第三距离
23.d4：第四距离
24.d5：第五距离
25.h1：第一高度
[0026]vd1
：漏极电压线
[0027]vg
：栅极电压线
[0028]vs1
：源极电压线
[0029]
w1：第一宽度
[0030]
w2：第二宽度
[0031]
100a，200a，200b，300a，300b，400a，400c，500a，500b，600，700，800a，800b，900，1000，1100a，1100b，1100c，1200，1300，1400，1500，1600，1700，1800，1900，2000，2100，
2200a，2200b，2300，2400：剖视图
[0032]
102：纳米片通道结构
[0033]
104：栅极
[0034]
106：源极/漏极区
[0035]
106a：第一源极/漏极区
[0036]
106b：第二源极/漏极区
[0037]
107：通道结构
[0038]
107a：第一通道结构
[0039]
107b：第二通道结构
[0040]
108：内侧栅极间隔物结构
[0041]
110：上侧栅极间隔物结构
[0042]
112：栅极介电层
[0043]
114：上侧内连线介电结构
[0044]
116：内连线接点
[0045]
117：上侧内连线结构
[0046]
118：内连线导电结构
[0047]
120：下侧内连线介电结构
[0048]
122：背侧接点
[0049]
122a：第一背侧接点
[0050]
122b：第二背侧接点
[0051]
122bm：最底部表面
[0052]
122s：最外侧侧壁
[0053]
122t：最顶部表面
[0054]
124：下侧内连线结构
[0055]
302：鳍状结构
[0056]
400b，400d：下视图
[0057]
401：纳米片场效晶体管
[0058]
402：通道区
[0059]
404：漏极接点
[0060]
501：半导体层堆叠
[0061]
502：基板
[0062]
502b：背侧
[0063]
502f：前侧
[0064]
503：下侧半导体层
[0065]
504，1408：间隔物层
[0066]
505：蚀刻停止层
[0067]
506：半导体层
[0068]
507：上侧半导体层
[0069]
604：虚置栅极结构
[0070]
710：第一栅极层
[0071]
802：第一移除制程
[0072]
804：沟槽
[0073]
806：图案化的间隔物层
[0074]
902：连续保护层
[0075]
1002：保护层
[0076]
1102：第二移除制程
[0077]
1104：空洞
[0078]
1104b：下表面
[0079]
1104w：可变宽度
[0080]
1604：虚置源极/漏极材料
[0081]
1604i：界面
[0082]
1604s：表面
[0083]
2002：承载基板
[0084]
2004：第二接合层
[0085]
2006：第一接合层
[0086]
2302：背侧开口
[0087]
2500：方法
[0088]
2502，2504，2506，2508，2510，2512，2514，2516，2518：步骤
具体实施方式
[0089]
下述详细描述可搭配图式说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
[0090]
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
[0091]
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
[0092]
在一些实施例中，集成芯片可包含晶体管装置配置于基板上。在一些设置中，为了增加基板上的装置密度，晶体管装置可包含纳米片场效晶体管、鳍状场效晶体管、或一些其他种类的晶体管。随着晶体管装置的尺寸缩小以增加装置密度，可形成内连线结构于晶体管装置上的基板前侧上，接着可图案化基板的背侧以形成背侧接点而耦接至晶体管装置的一或多个构件(如源极/漏极区或栅极)。举例来说，采用晶体管装置的前侧与背侧的一些优点包括增加装置密度、减少导电结构之间的电容及/或串音，并可在封装时采用晶体管装置
的两侧。
[0093]
在一些例子中，形成晶体管装置于基板前侧上时，可进行第一移除制程以形成沟槽于半导体材料中而定义通道结构。为了容纳背侧接点于源极/漏极区上，沟槽进一步延伸至通道结构下，且沟槽的上侧部分设置于通道结构之间。虚置源极/漏极材料可形成于沟槽的下侧部分中，且源极/漏极区可形成于沟槽的上侧部分中。在形成晶体管装置与配置于晶体管装置上的前侧内连线结构之后，可薄化基板背侧以露出沟槽的下侧部分中的虚置源极/漏极材料的表面。接着移除沟槽的下侧部分的虚置源极/漏极材料并置换为导电材料，进而形成背侧接点以耦接至源极/漏极区。然而沟槽的下侧部分的宽度自晶体管装置的背侧朝晶体管装置的前侧增加，其于沉积导电材料于沟槽的下侧部分中时，会使孔洞形成于背侧接点中。
[0094]
本发明多种实施例关于在第一移除制程之后进行第二移除制程，以形成宽空洞于通道结构之下。因此一些实施例中的第一移除制程可形成沟槽以定义晶体管装置的通道结构。在第一移除制程之后，可采用湿蚀刻进行第二移除制程，以形成空洞于沟槽之下并连接至沟槽。第二移除制程的湿蚀刻可在垂直方向与水平方向中移除基板的部分，使空洞的最大宽度大于沟槽的最大宽度。一些实施例之后可薄化基板背侧，使虚置源极/漏极材料的露出表面为保留的虚置源极/漏极材料的最宽表面。此方法移除虚置源极/漏极材料时，背侧开口可自晶体管装置的背侧朝源极/漏极区延伸。此外，背侧开口的宽度自晶体管装置的背侧朝源极/漏极区减少。在这些实施例中，形成导电材料于背侧开口中，可形成背侧接点以耦接至源极/漏极区。由于背侧开口的宽度自晶体管装置的背侧朝源极/漏极区减少，可缓解背侧接点中的孔洞及/或缝隙，以增加背侧接点的可信度与整体的装置效能。
[0095]
图1a是一些实施例中，含有纳米片场效晶体管的集成电路的剖视图100a，且纳米片场效晶体管包括背侧接点。
[0096]
剖视图100a的集成芯片在xz平面中，且包括源极/漏极区106配置于通道结构107之间。在一些实施例中，栅极104配置于通道结构107上。在一些实施例中，每一通道结构107包括多个纳米片通道结构102，其中栅极104配置于每一纳米片通道结构102之上与之下。在一些实施例中，栅极介电层112配置于栅极104与通道结构107之间。在一些实施例中(未图示)，栅极介电层112亦配置于栅极104的下侧部分与每一纳米片通道结构102之间。在一些实施例中，内侧栅极间隔物结构108在z方向中直接配置于纳米片通道结构102之间，且在x方向中围绕栅极104的外侧侧壁。在一些实施例中，上侧栅极间隔物结构110配置于通道结构107上的栅极104的外侧侧壁上。
[0097]
在一些实施例中，上侧内连线结构117配置于栅极104上。在一些实施例中，上侧内连线结构117包括内连线接点116与内连线导电结构118埋置于上侧内连线介电结构114中。在一些实施例中，上侧内连线结构117电性耦接至栅极104。在一些实施例中，内连线接点116的最顶部表面比最底部表面宽。在一些实施例中，内连线导电结构118为另一内连线接点、内连线线路、内连线通孔、或类似物。
[0098]
在一些实施例中，源极/漏极区106在z方向中自上侧内连线结构117延伸至下侧内连线结构124。在一些实施例中，下侧内连线结构124包括下侧内连线介电结构120所围绕的背侧接点122，且背侧接点122电性耦接至源极/漏极区106。在一些实施例中，通过形成下侧内连线结构124于纳米片场效晶体管上，可增加装置密度且可增加背侧接点122与栅极104、
内连线接点116、及/或内连线导电结构118之间的电性隔离。在一些实施例中，背侧接点122的最顶部表面122t在x方向中具有第一宽度w1，而最底部表面122bm在x方向中具有第二宽度w2。在一些实施例中，第一宽度w1为背侧接点122的最小宽度，而第二宽度为背侧接点122的最大宽度。因此，第二宽度w2大于第一宽度w1。此外，一些实施例的背侧接点122的最顶部表面122t经由背侧接点122的最外侧侧壁122s耦接至背侧接点122的最底部表面122bm。在一些实施例中，背侧接点122的最外侧侧壁122s实质上平坦。
[0099]
在一些实施例中，第一宽度w1可介于近似10nm至近似75nm之间。在一些实施例中，第二宽度w2可介于近似20nm至近似80nm之间。此外，一些实施例的最外侧侧壁122s，配置为在背侧接点122的最外侧侧壁122s与栅极104的最底部表面之间具有第一角度a1。在一些实施例中，第一角度a1为锐角(比如小于90度)。在一些实施例中，第一角度a1可介于近似40度至近似60度之间。在一些实施例中，背侧接点122在z方向中的最顶部表面122t与最底部表面122bm之间的高度可介于近似10nm至近似40nm之间。
[0100]
此外，一些实施例中的背侧接点122在x方向中的宽度，在z方向中自背侧接点122的最底部表面122bm朝背侧接点122的最顶部表面122t持续减少。在一些实施例中，为了形成背侧接点122，可形成导电材料于下侧内连线介电结构120中的背侧开口中。背侧开口的轮廓与背侧接点122相同，因此背侧开口的宽度在z方向中自下侧内连线介电结构120朝上侧内连线介电结构114持续减少。在一些实施例中，在形成源极/漏极区之前，可采用湿蚀刻形成背侧开口。湿蚀刻可加宽背侧开口。由于背侧接点122的宽度自背侧接点122的最底部表面122bm朝背侧接点122的最顶部表面122t持续减少，背侧接点122不具有孔洞及/或缝隙或孔洞及/或缝隙的数目减少。因此纳米片场效晶体管可包含上侧内连线结构117与下侧内连线结构124以保留x方向中的空间，进而增加纳米片场效晶体管的装置密度，并缓解背侧接点122的可信度问题。
[0101]
图1b是一些实施例中，图1a的纳米片场效晶体管在yz平面上的剖视图100b。在一些实施例中，图1b的剖视图对应图1a的剖线bb'。
[0102]
在一些这些实施例中，背侧接点122在yz平面上仍可具有梯形形状，其中背侧接点122的最顶部表面122t比最底部表面122bm窄。在一些实施例中，yz平面实质上垂直于图1a的xz平面。在一些实施例中，内侧栅极间隔物结构108配置于源极/漏极区106的上侧表面上，且可横向围绕源极/漏极区106。在一些实施例中，xz平面中的源极/漏极区106可具有六角形轮廓。在一些其他实施例中，xz平面中的源极/漏极区106可具有八角形、钻石型、五角形、或类似形状。然而应理解自yz平面与xz平面所见的纳米片场效晶体管中，源极/漏极区106可具有不同形状。
[0103]
图2a是一些其他实施例中，含有纳米片场效晶体管的集成电路的剖视图200a，而纳米片场效晶体管包括背侧接点。
[0104]
在一些实施例中，背侧接点122的最外侧侧壁122s可实质上圆润化。在一些实施例中，最外侧侧壁122s相对于xz平面可向下凹陷。在一些实施例中，背侧接点122的宽度可持续减少，比如背侧接点122在x方向中的宽度，可在z方向中自背侧接点122的最底部表面122bm朝背侧接点122的最顶部表面122t减少。在一些实施例中，第一宽度w1可介于近似10nm至近似90nm之间。在一些实施例中，第二宽度w2可介于近似20nm至近似100nm之间。应理解的是如图11a及图11b所示的下述方法，形成背侧开口所用的不同湿蚀刻剂造成背侧接
点122具有多种形状。
[0105]
图2b是一些实施例中，图2a的纳米片场效晶体管在yz平面上的剖视图。在一些实施例中，图2b的剖视图200b对应图2a的剖线bb'。
[0106]
在一些实施例中，背侧接点122仍可具有实质上圆润的最外侧侧壁122s，其可在yz平面中耦接背侧接点122的最顶部表面122t至最底部表面122bm。此外，由yz平面可知，一些实施例的背侧接点122的最顶部表面122t仍比背侧接点122的最底部表面122bm窄。
[0107]
图3a显示一些实施例中，含有鳍状场效晶体管的集成电路的剖视图300a，而鳍状场效晶体管包括背侧接点。
[0108]
在一些其他实施例中，围绕源极/漏极区106的通道结构107可为鳍状结构302。在一些实施例中，鳍状结构302在z方向中可自下侧内连线介电结构120延伸至栅极104。在一些实施例中，背侧接点122可配置于源极/漏极区106之下并耦接至源极/漏极区106。在一些实施例中，背侧接点122可具有梯形形状，如图1a所示。
[0109]
在一些实施例中，通道结构107可包含第一半导体材料，而源极/漏极区106可包含第二半导体材料，且第一半导体材料与第二半导体材料不同。在一些实施例中，第一半导体材料包括多晶硅、锗、或类似物，而第二半导体材料包括硅锗。在一些实施例中，背侧接点122可包含导电材料如钨、钌、铝、铜、或一些其他合适的导电材料。在一些实施例中(未图示)，可配置衬垫层及/或阻障层于背侧接点122与下侧内连线介电结构120之间，及/或背侧接点122与源极/漏极区106之间。
[0110]
图3b是一些其他实施例中，包含鳍状场效晶体管的集成芯片的剖视图300b，且鳍状场效晶体管包含背侧接点。
[0111]
在一些其他实施例中，配置于鳍状场效晶体管的源极/漏极区106之下并耦接至源极/漏极区的背侧接点122，其最外侧侧壁122s实质上圆润化。因此一些实施例中的背侧接点122可具有圆润化的形状，如图2a所示。
[0112]
图4a是一些实施例中，含有纳米片场效晶体管的集成芯片的剖视图400a，其具有第一源极/漏极区与第二源极/漏极区于通道结构之间，其中第一背侧接点配置于第一源极/漏极区上。
[0113]
在一些实施例中，纳米片场效晶体管401包括通道结构107延伸于第一源极/漏极区106a与第二源极/漏极区106b之间。应理解的是，一些其他实施例的纳米片场效晶体管401可视作全绕式栅极场效晶体管、栅极围绕式晶体管、多桥通道晶体管、纳米线场校晶体管、或类似物。在一些实施例中，栅极104配置于通道结构107上，并经由上侧内连线结构117耦接至栅极电压线vg。在一些实施例中，漏极接点404配置于第二源极/漏极区106b上并耦接至第二源极/漏极区106b。因此一些实施例的漏极电压线v
d1
可经由上侧内连线结构117耦接至第二源极/漏极区106b。在一些实施例中，上侧内连线结构的内连线接点116与漏极接点404的上表面比下表面宽。
[0114]
在一些实施例中，通道结构107包括纳米片通道结构102，其中栅极104亦在z方向中配置于纳米片通道结构102之间。在一些实施例中，第一源极/漏极区106a耦接至配置在第一源极/漏极区106a之下的第一背侧接点122a。在这些实施例中，为了减少第一背侧接点122a中的缺陷(如孔洞、缝隙、或类似物)，第一背侧接点122a的宽度在z方向中自下侧内连线介电结构120朝上侧内连线介电结构114持续减少。
[0115]
在一些实施例中，第一源极/漏极区106a为源极区，而第二源极/漏极区106b为漏极区。在一些实施例中，第一源极/漏极区106a经由第一背侧接点122a耦接至源极电压线v
s1
。当栅极电压线vg、源极电压线v
s1
、与漏极电压线v
d1
施加大于纳米片场效晶体管401的临界电压的偏电压至纳米片通道结构102时，可开启纳米片通道结构102，使可移动的电荷载子穿过第一源极/漏极区106a与第二源极/漏极区106b之间的通道区402。至少因为第一背侧接点122a的宽度在z方向中自下侧内连线介电结构120朝上侧内连线介电结构114减少，在施加电压至栅极电压线vg、源极电压线v
s1
、与漏极电压线v
d1
时，能可信地开启与关闭纳米片场效晶体管401。
[0116]
图4b是一些实施例中，图4a的纳米片场效晶体管的下视图400b。在一些实施例中，图4b的下视图400b是由图4a的底侧方向所示。此外，一些实施例中的图4b的下视图400b省略图4a的下侧内连线介电结构120。图4b的下视图在xy平面中。在一些实施例中，图4a的剖视图400a对应图4b的剖线aa'。
[0117]
如图4b的下视图400b所示，一些实施例的第一源极/漏极区106a配置于第一背侧接点122a之后，因此第一源极/漏极区106a以虚线表示。在一些实施例中，栅极104在y方向中的高度大于第一源极/漏极区106a与第二源极/漏极区106b的高度。在一些实施例中，耦接至栅极104的内连线接点116与耦接至第二源极/漏极区106b的漏极接点404分别配置于栅极104与第二源极/漏极区106b之后，因此未图示于图4b的下视图中。
[0118]
图4c是一些其他实施例中，纳米片场效晶体管的剖视图400c，其中背侧接点配置于第一源极/漏极区与第二源极/漏极区上。
[0119]
如图4c的剖视图400c所示，一些其他实施例的第二背侧接点122b可配置于纳米片场效晶体管401的第二源极/漏极区106b(而非漏极接点(如图4a的漏极接点404))之下并耦接至第二源极/漏极区106b。在这些实施例中，第二背侧接点122b的宽度在z方向中，亦可自下侧内连线介电结构120朝上侧内连线介电结构114持续减少。这些实施例的第一背侧接点122a与第二背侧接点122b在x方向中，可彼此隔有下侧内连线介电结构120。为了减少第一背侧接点122a与第二背侧接点122b中的缺陷(如孔洞、缝隙、或类似物)，第一背侧接点122a与第二背侧接点122b的宽度在z方向中自下侧内连线介电结构120朝上侧内连线介电结构114持续减少。
[0120]
当栅极电压线vg、源极电压线v
s1
、与漏极电压线v
d1
施加大于纳米片场效晶体管401的临界电压的偏电压至纳米片通道结构102时，可开启纳米片通道结构102，使可移动的电荷载子可穿过第一源极/漏极区106a与第二源极/漏极区106b之间的通道区402。至少因为第一背侧接点122a与第二背侧接点122b的宽度在z方向中自下侧内连线介电结构120朝上侧内连线介电结构114减少，在施加电压至栅极电压线vg、源极电压线v
s1
、与漏极电压线v
d1
时，能可信地开启与关闭纳米片场效晶体管401。
[0121]
图4d是一些实施例中，图4c的纳米片场效晶体管的下视图400d。在一些实施例中，图4d的下视图400d来自图4c的底侧方向。此外，一些实施例的图4d的下视图400d忽略图4c的下侧内连线介电结构120。图4d的下视图400d来自于xy平面。在一些实施例中，图4c的剖视图400c可对应图4d的剖线cc'。
[0122]
如图4d的下视图400d所示，一些实施例的第一源极/漏极区106a配置于第一背侧接点122a之后，且第二源极/漏极区106b配置于第二背侧接点122b之后。因此以虚线表示第
一源极/漏极区106a与第二源极/漏极区106b。在一些实施例中，耦接至栅极104的内连线接点116在栅极104之后，因此未图示于图4d的下视图400d中。
[0123]
图5a至图24是一些实施例中，形成背侧接点于晶体管装置的源极/漏极区上的方法的剖视图500a至2400。虽然图5a至图24的说明与方法相关，但应理解图5a至图24的结构并不限于此方法而可独立于方法之外。
[0124]
如图5a的剖视图500a所示，提供基板502。在多种实施例中，基板502可包含任何种类的半导体主体(如硅/互补式金属氧化物半导体基体、锗、硅锗、绝缘层上硅、或类似物)，比如半导体晶圆或晶圆上的一或多个晶粒，以及形成其上及/或与其相关的任何其他种类的半导体及/或外延层。
[0125]
在一些实施例中，基板502包含下侧半导体层503、蚀刻停止层505配置于下侧半导体层503上、以及上侧半导体层507配置于蚀刻停止层505上。在一些实施例中，蚀刻停止层505包含半导体材料如硅锗，其与下侧半导体层503与上侧半导体层507不同。在一些其他实施例中，蚀刻停止层505可包含氧化物。在一些其他实施例中，蚀刻停止层505可包含氧化物。在这些其他实施例中，基板502可为绝缘层上硅基板，且蚀刻停止层505可包含氧化硅。在一些实施例中，蚀刻停止层505可部分掺杂。换言之，一些实施例的蚀刻停止层505的掺杂浓度介于约60％至约85％之间。在一些实施例中，蚀刻停止层505的厚度可介于近似10nm至近似20nm之间。
[0126]
在一些实施例中，半导体层堆叠501形成于基板502的前侧502f上。半导体层堆叠501可包含交错配置的间隔物层504与半导体层506。在一些实施例中，间隔物层504的材料与半导体层506不同。在一些实施例中，间隔物层504包含硅锗或锗，而半导体层506包含硅。在一些实施例中，半导体层506与间隔物层504的形成方法可为自基板502进行外延成长制程。在一些实施例中，可多于或少于三个半导体层506与三个间隔物层504。
[0127]
图5b显示图5a的一些其他实施例的剖视图500b，其中基板502为基体基板而不包含蚀刻停止层(如图5a的蚀刻停止层505)。
[0128]
如图6的剖视图600所示的一些实施例，配置于栅极介电层112上的虚置栅极结构604可形成于半导体层堆叠501上。在一些实施例中，为了形成虚置栅极结构604与栅极介电层112，可形成连续栅极介电层于半导体层堆叠501上。在一些实施例中，连续栅极介电层(与栅极介电层112)包括介电材料如氮化物(比如氮化硅或氮氧化硅)、碳化物(如碳化硅)、氧化物(如氧化硅)、或一些其他合适材料。在一些实施例中，接着形成连续虚置栅极层于连续栅极介电层上。在一些实施例中，虚置栅极层(与虚置栅极结构604)可包含多晶硅。在一些实施例中，连续栅极介电层与连续虚置栅极层的形成方法，可为热氧化制程及/或沉积制程(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似方法)。
[0129]
一些实施例接着可自连续栅极介电层与连续虚置栅极层分别形成栅极介电层112与虚置栅极结构604，且形成方法可采用光微影与移除制程(如蚀刻)。在一些实施例中，超过一个虚置栅极结构604与下方的栅极介电层112可配置于半导体堆叠501上。举例来说，在图6的剖视图600中，半导体层堆叠501上的两个虚置栅极结构604可彼此分开。
[0130]
如图7的剖视图700所示，一些实施例可形成顺应性的第一栅极层710于半导体层堆叠501与虚置栅极结构604上。在一些实施例中，顺应性的第一栅极层710包括氧化物(如
氧化硅)、氮化物(如氮化硅或氮氧化硅)、碳化物(如碳化硅)、或一些其他合适的介电材料。在一些实施例中，顺应性的第一栅极层710的形成方法为沉积制程(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似方法)。
[0131]
如图8a所示的剖视图800a，一些实施例进行第一移除制程802以形成沟槽804于虚置栅极结构604之间，进而形成与第二通道结构107b隔有沟槽804的第一通道结构107a于基板502的前侧502f上。在一些实施例中，沟槽804在z方向中的深度介于近似40nm至近似100nm之间。在一些实施例中，第一移除制程802移除虚置栅极结构604未覆盖的半导体层(如图7的半导体层506)的部分与间隔物层(如图7的间隔物层504)的部分。在一些实施例中，虚置栅极结构604可作为第一移除制程802所用的遮罩结构，使每一第一通道结构107a与第二通道结构107b可直接配置于虚置栅极结构604之下。一些实施例在第一移除制程802之后，第一通道结构107a与第二通道结构107b包括多个纳米片通道结构102，其彼此隔有图案化的间隔物层806。此外，一些实施例的第一移除制程802移除顺应性的第一栅极层(如图7的第一栅极层710)的实质上水平部分，以形成上侧栅极间隔物结构110于虚置栅极结构604与栅极介电层112的最外侧侧壁上。
[0132]
在一些实施例中，第一移除制程802移除基板502的一部分。举例来说，一些实施例的沟槽804延伸至第一通道结构107a与第二通道结构107b之下，且延伸至基板502中的距离为第一距离d1。在一些实施例中，第一距离d1介于近似5nm至近似55nm之间。在一些实施例中，第一移除制程802包括干蚀刻剂，且进行的方向可为实质上垂直或z方向。在一些这些实施例中，沟槽804可具有在x方向中量测的宽度，其可自虚置栅极结构604朝基板502持续减少。
[0133]
图8b是一些其他实施例的方法的剖视图800b，其中第一移除制程之后的第一通道结构107a与第二通道结构107b包括鳍状结构302。换言之，一些其他实施例中图5a至图24的方法可用于纳米片场效晶体管以外的晶体管。举例来说，一些实施例的图5a至图24的方法所示的形成背侧接点于源极/漏极区上的步骤，可用于鳍状场效晶体管。在这些其他实施例中，方法可省略形成半导体层堆叠(如图5a的半导体层堆叠501)。在这些实施例中，第一移除制程802之后的第一通道结构107a与第二通道结构107b可各自包含鳍状结构302，其连续地连接至基板502并与基板502包含相同材料。
[0134]
如图9的剖视图900所示，在第一移除制程(如图8a的第一移除制程802)之后可形成连续保护层902，其形成于虚置栅极结构604上、沿着第一通道结构107a与第二通道结构107b的外侧侧壁、以及基板502上。在一些实施例中，连续保护层902可包含氧化物如氧化硅、氮化物如氮化硅或氮氧化硅、碳化物如碳化硅、或一些其他合适材料。在一些实施例中，连续保护层902的形成方法可为热氧化制程或沉积制程(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似方法)。
[0135]
如图10的剖视图1000所示，一些实施例进行移除制程以自基板502与虚置栅极结构604移除连续保护层(如图9的连续保护层902)的实质上水平部分，进而形成保护层1002于第一通道结构107a与第二通道结构107b的外侧侧壁上。在一些实施例中，图10中用于形成保护层1002的移除制程包括采用干蚀刻剂的干蚀刻制程，且进行方向为实质上垂直或z方向。
[0136]
如图11a的剖视图1100a所示，一些实施例进行第二移除制程1102以形成空洞1104
于基板502中，且空洞1104耦接至沟槽804。在一些实施例中，空洞1104配置于第一通道结构107a与第二通道结构107b之下。在一些实施例中，第二移除制程1102为采用湿蚀刻剂的湿蚀刻制程。因此一些实施例的空洞1104比沟槽804宽，且直接配置于第一通道结构107a与第二通道结构107b之下，因为第二移除制程1102的湿蚀刻剂可在x方向与y方向中移除基板502的部分。在一些实施例中，保护层1002保护第一通道结构107a与第二通道结构107b免于被第二移除制程1102移除。换言之，一些实施例中的保护层1002、虚置栅极结构604、与上侧栅极间隔物结构110可实质上抵抗第二移除制程1102。
[0137]
在一些实施例中，第二移除制程1102时采用的湿蚀刻剂包括氢氧化铵。在这些实施例中，空洞1104在xz平面中可具有六角形轮廓(如图11a)，因为氢氧化铵沿着基板502的这些平面移除基板502的蚀刻速率不同。在这些实施例中，氢氧化铵为非等向蚀刻，因为其在不同方向中具有不同蚀刻速率。在一些实施例中，氢氧化铵移除基板502的[111]平面的速率，大于移除基板502的[100]平面的速率(大了10倍至20倍)。此外，一些实施例的氢氧化铵移除基板502的[100]平面的速率，大于移除基板502的[110]平面的速率(大了1倍至2倍)。在一些实施例中，空洞1104的下表面1104b由基板502的蚀刻停止层505所定义。因此一些实施例的基板502的蚀刻停止层505，可实质上抵抗第二移除制程1102并避免第二移除制程1102延伸穿过整个基板502。在一些这些实施例中，空洞1104形成于上侧半导体层507中，而非基板502的下侧半导体层503中。
[0138]
应理解的是，空洞1104的确切形状取决于基板502的材料、基板502的结晶结构、及/或第二移除制程1102的参数(如蚀刻时间、蚀刻剂组成、或类似参数)。在一些实施例中，第二移除制程1102包括等向湿蚀刻剂如氢氧化铵，而形成于基板502中的空洞1104将具有一些种类的多边形形状。
[0139]
在一些实施例中，水溶剂中的氢氧化铵近似20重量％至近似35重量％之间。在一些实施例中，氢氧化铵与水溶剂之间的浓度比例介于近似1：3至近似1：20之间。在一些实施例中，可在单一晶圆制程腔室中执行第二移除制程1102，其温度设定为介于约25℃至约60℃之间。在一些实施例中，第二移除制程1102采用氢氧化铵时，可进行近似10秒至近似120秒。
[0140]
在一些实施例中，空洞1104的下表面1104b与空洞1104的下侧最外侧侧壁之间配置有第一角度a1。类似地，一些实施例的空洞1104的上侧最外侧侧壁与基板502的前侧502f之间配置有第一角度a1。在一些实施例中，第一角度a1为锐角(比如小于90度)。在一些实施例中，第一角度a1可介于近似40度至近似60度之间。在一些实施例中，空洞的下表面1104b配置在比基板502的前侧502f低第二距离d2处。在一些实施例中，第二距离d2介于近似40nm至近似90nm之间。此外，一些实施例沿着x方向量测空洞1104的可变宽度1104w。在一些实施例中，空洞1104具有沿着z方向的可变宽度1104w。在一些实施例中，空洞1104的可变宽度1104w可介于近似20nm至近似80nm之间。在一些实施例中，可变宽度1104w的最大值配置在比最下侧的图案化的间隔物层806低第三距离d3处。类似地，一些实施例的可变宽度1104w的最大值配置在比蚀刻停止层505高第四距离d4处。
[0141]
图11b显示一些其他实施例的剖视图1100b，其中第二移除制程1102所形成的空洞1104在xz平面上为圆形。
[0142]
在一些这些实施例中，第二移除制程1102可包含等向湿蚀刻剂。举例来说，一些实
施例的等向湿蚀刻剂包含稀释氢氟酸与臭氧化的水的混合物。在这些实施例中，稀释氢氟酸与臭氧化的水的混合物的等向蚀刻剂的臭氧化的水可氧化基板502的部分(比如氧化硅基板成氧化硅)，而稀释氢氟酸与臭氧化的水的混合物的等向蚀刻剂的稀释氢氟酸可移除基板502的氧化部分(如氧化硅)以形成空洞1104。在这些实施例中，等向湿蚀刻剂可由所有方向的实质上固定速率移除基板502的部分，使空洞1104具有完整的圆形。
[0143]
在一些实施例中，臭氧化的水中的氢氟酸可介于近似40重量％至近似60重量％之间。在一些实施例中，氢氟酸与臭氧化的水之间的浓度比例可介于近似1：1至近似1：10之间。在一些实施例中，可在单一晶圆制程腔室中进行第二移除制程1102，其温度设定为介于约20℃至约40℃之间。在一些实施例中，第二蚀刻制程1102采用稀释氢氟酸与臭氧化的水的混合物的等向蚀刻剂时，可历时近似30分钟至近似120分钟。
[0144]
在一些实施例中，空洞的下表面1104b由蚀刻停止层505所定义，其配置为比基板502的前侧502f低第二距离d2。在一些实施例中，第二距离d2可介于近似40nm至近似90nm之间。此外，一些实施例的空洞1104具有在x方向中的可变宽度1104w。在一些实施例中，空洞1104的可变宽度1104w随着空洞1104的z方向变化。在一些实施例中，空洞1104的可变宽度1104w可介于近似20nm至近似100nm之间。在一些实施例中，可变宽度1104w的最大值配置在比最底部的图案化的间隔物层806低第三距离d3处。类似地，一些实施例的可变宽度1104的最大值配置在比蚀刻停止层505高第四距离d4处。
[0145]
图11c是一些其他实施例的方法中，第二移除制程1102之后的剖视图1100c，其中第一通道结构107a与第二通道结构107b包括鳍状结构302。
[0146]
在一些这些实施例中，第二移除制程1102时所用的湿蚀刻剂可包含氢氧化铵。在这些实施例中，空洞1104在xz平面中可具有六角形轮廓如图11a所说明，因为氢氧化铵可由不同的蚀刻速率沿着基板502的这些表面移除基板502。在一些其他实施例中(未图示)，第二移除制程1102的湿蚀刻剂可包含稀释氢氟酸与臭氧化水的混合物的等向蚀刻剂(如图11b所说明)，因此图11c的空洞1104可具有更圆润的轮廓。
[0147]
在一些实施例中，图11c的空洞1104的深度等于z方向中的第二距离d2。在一些实施例中，第二距离d2介于近似40nm至近似80nm之间。在一些实施例中，空洞1104的上侧部分的深度等于第三距离d3，而空洞1104的下侧部分的深度等于第四距离d4，其中第二距离d2等于第三距离d3与第四距离d4的总和。在一些实施例中，第三距离d3可介于近似10nm至近似30nm之间，而第四距离d4可介于近似30nm至近似50nm之间。
[0148]
如图12的剖视图1200所示，一些实施例的方法可进行图11a至图12的步骤。在图12的一些实施例中，自第一通道结构107a与第二通道结构107b移除保护层(如图11a的保护层1002)。在一些实施例中，移除保护层(如图11a的保护层1002)的步骤可为湿蚀刻制程或干蚀刻制程。
[0149]
如图13的剖视图1300所示，一些实施例可进行横向移除制程以选择性移除图案化的间隔物层806的外侧部分。在一些实施例中，横向移除制程使图案化的间隔物层806减少的宽度，可为第五距离d5的两倍。在一些实施例中，横向移除制程为湿蚀刻制程或干蚀刻制程。在一些实施例中，横向移除制程包括等向蚀刻剂。在一些实施例中，纳米片通道结构102与基板502的材料不同于图案化的间隔物层806的材料，且可抵抗图13的横向移除制程。
[0150]
如图14的剖视图1400所示，一些实施例形成间隔物层1408于第一通道结构107a、
第二通道结构107b、与基板502的蚀刻停止层505上。在一些实施例中，间隔物层1408包括介电材料如氮化硅、氮氧化硅、碳氮化硅、或一些其他合适的介电材料。在一些实施例中，间隔物层1408的形成方法可为沉积制程(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似方法)。在一些实施例中，间隔物层1408的厚度至少等于第三距离d3。
[0151]
如图15的剖视图1500所示，进行移除制程移除未直接配置于图案化的间隔物层806上的间隔物层1408的部分，以形成直接位于纳米片通道结构102之间的内侧栅极间隔物结构108。在一些实施例中，图15的移除制程包括湿蚀刻剂或干蚀刻剂。
[0152]
可以理解的视，一些其他实施例的第一通道结构与第二通道结构不包含纳米片通道结构102(比如在鳍状场效晶体管装置中)，因此可省略图13至15中的步骤。
[0153]
如图16的剖视图1600所示，一些实施例形成虚置源极/漏极材料1604于基板502的空洞(如图15的空洞1104)中，并形成源极/漏极区106于虚置源极/漏极材料1604上，且源极/漏极区106直接位于第一通道结构107a与第二通道结构107b之间。在一些实施例中，虚置源极/漏极材料1604可包含半导体材料，其形成方法可为自基板502的蚀刻停止层505外延成长而成。举例来说，一些实施例的虚置源极/漏极材料1604包括硅锗或一些其他合适的半导体材料。虚置源极/漏极材料1604与基板502的蚀刻停止层505可包含相同或不同的材料。在一些实施例中，源极/漏极区106亦可包含半导体材料，其形成方法可为外延成长制程。在一些实施例中，源极/漏极区106包括掺杂(如n型或p型)的硅锗或一些其他合适的半导体材料。在一些实施例中，虚置源极/漏极材料1604包括未掺杂的半导体材料，而源极/漏极区106包括掺杂的材料。此外，一些实施例的虚置源极/漏极材料1604比源极/漏极区106宽。
[0154]
如图17的剖视图1700所示，一些实施例形成上侧内连线介电结构114于源极/漏极区106之上与虚置栅极结构604之间。在一些实施例中，上侧内连线介电结构114包括氮化物如氮化硅或氮氧化硅、碳化物如碳化硅、氧化物如氧化硅、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的氧化物如掺杂碳的氧化物或碳氢氧化硅、或类似物。在一些实施例中，上侧内连线介电结构114的形成方法可为沉积制程如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似方法。
[0155]
如图18的剖视图1800所示，一些实施例移除虚置栅极结构(如图17的虚置栅极结构604)并置换成栅极104。在一些实施例中，可由蚀刻制程(如湿蚀刻或干蚀刻)移除虚置栅极结构(如图17的虚置栅极结构604)。在一些实施例中，内侧栅极间隔物结构108、上侧栅极间隔物结构110、与栅极介电层112可实质上抵抗图18的移除制程。在一些实施例中，栅极104形成于纳米片通道结构102之上与之间。在一些实施例中，栅极104的形成方法为沉积制程如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似方法。在一些实施例中，栅极104包括导电材料如钛、钽、铝、或一些其他合适的导电材料。
[0156]
此外，一些实施例在移除虚置栅极结构(如图17的虚置栅极结构604)之后但在形成栅极104之前，可形成额外的栅极介电层于纳米片通道结构102上。在一些实施例中，栅极104可进一步包含多层的导电材料。
[0157]
如图19所示的剖视图1900，一些实施例形成上侧内连线结构117于栅极104上。在一些实施例中，上侧内连线结构117包括内连线接点116与内连线导电结构118配置于上侧
内连线介电结构114中。在一些实施例中，内连线接点116与内连线导电结构118可包含导电材料如铜、铝、钨、钽、钛、或一些其他合适的导电材料。在一些实施例中，上侧内连线结构117的形成方法可为多种步骤，其包括沉积制程(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似方法)、移除制程(如湿蚀刻、干蚀刻、化学机械平坦化、或类似方法)、及/或图案化制程(如光微影与蚀刻)。此外，一些实施例的上侧内连线结构117不包含任何接点或通孔耦接至源极/漏极区106。
[0158]
如图20的剖视图2000所示，一些实施例形成第一接合层2006于上侧内连线结构117上，接着将配置于承载基板2002上的第二接合层2004接合至第一接合层2006。换言之，一些实施例经由第一接合层2006与第二接合层2004接合承载基板2002至基板502的前侧502f上的上侧内连线结构117。
[0159]
在一些实施例中，第一接合层2006与第二接合层2004的形成方法可为沉积制程(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似方法)。在一些实施例中，第一接合层2006与第二接合层2004包括氧化物如氧化硅。在一些实施例中，接合第一接合层2006至第二接合层2004的接合制程，可包含热接合制程。应理解的是，其他接合制程亦属于本发明实施例的范畴。
[0160]
如图21的剖视图2100所示，一些实施例翻转图20的剖视图2000中的结构，使基板502的背侧502b朝上以进行图案化。在一些实施例中，承载基板2002可保护上侧内连线结构117免于损伤。
[0161]
如图22a的剖视图2200a所示，一些实施例在基板(如图21的基板502)的背侧(如图21的背侧502b)上进行薄化制程，移除基板的部分(如图21的基板502的下侧半导体层503与蚀刻停止层505)以及虚置源极/漏极材料1604，以露出虚置源极/漏极材料1604的表面1604s。在一些实施例中，薄化制程包括平坦化制程如化学机械平坦化。在一些实施例中，在露出虚置源极/漏极材料1604的表面1604s之后，以移除制程移除基板(如图21的基板502的上侧半导体层507)，并置换成下侧内连线介电结构120。在一些实施例中，下侧内连线介电结构120的形成方法可为沉积制程如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似制程，且可包含氮化物如氮化硅或氮氧化硅、碳化物如碳化硅、氧化物如氧化硅、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的氧化物如掺杂碳的氧化物或碳氢氧化硅、或类似物。在一些实施例中，上侧内连线介电结构114的形成方法可为沉积制程如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似方法。在一些实施例中，虚置源极/漏极材料可实质上抵抗移除基板(如图21的基板502)所用的移除制程。
[0162]
在一些实施例中，虚置源极/漏极材料1604的露出表面1604s的第二宽度w2，为图22a中的虚置源极/漏极材料1604的最大宽度。在一些实施例中，图22a的第二宽度w2小于或等于图11a中之前形成的空洞(如图11a的空洞1104)的可变宽度(如图11a的可变宽度1104w)的最大值。在一些实施例中，虚置源极/漏极材料1604之间的界面1604i具有第一宽度w1，其为虚置源极/漏极材料1604的最小宽度。此外，一些实施例的图22a的虚置源极/漏极材料1604的宽度自露出表面1604s至界面1604i持续减少。因此一旦图22a的虚置源极/漏极材料1604的宽度自露出表面1604s至界面1604i持续减少，即停止图22a的薄化制程。
[0163]
因此一些实施例中的虚置源极/漏极材料1604在z方向中的第一高度h1，小于或等
于第三距离(如图21的第三距离d3)。因此图22a的薄化制程移除的图21的虚置源极/漏极材料1604的厚度，至少等于第四距离(图21的第四距离d4)，使图22a中的薄化制程之后的虚置源极/漏极材料1604的露出表面1604s其第二宽度w2为虚置源极/漏极材料1604的最大宽度。
[0164]
图22b是一些其他实施例中，图22a所示的薄化制程之后的虚置源极/漏极材料1604的剖视图2200b。
[0165]
因此一些其他实施例的薄化制程之后，虚置源极/漏极材料1604的第一高度h1可具有露出表面1604s，其非虚置源极/漏极材料1604的最大宽度。在这些实施例中，虚置源极/漏极材料1604的露出表面1604s的第二宽度w2介于图22a中的虚置源极/漏极材料1604的最大宽度与最小宽度之间。在一些这些实施例中，可减少薄化制程的时间，使虚置源极/漏极材料的第一高度h1大于第三距离(如图21的第三距离d3)。在一些实施例中，可重复薄化制程直到露出表面1604s的第二宽度w2成为虚置源极/漏极材料1604的最大宽度，或者方法可继续进行下一步骤而不重复薄化制程。
[0166]
如图23的剖视图2300所示的一些实施例(其接续图22a)，自源极/漏极区106移除虚置源极/漏极材料(如图22a的虚置源极/漏极材料1604)，进而形成背侧开口2302于下侧内连线介电结构120之中与源极/漏极区106之上。在一些实施例中，采用湿蚀刻或干蚀刻移除虚置源极/漏极材料(如图22a的虚置源极/漏极材料1604)。在一些实施例中，背侧开口2302的下表面具有第一宽度w1，而上表面具有第二宽度w2。此外，一些实施例的背侧开口2302的宽度在z方向中，自下侧内连线介电结构120朝上侧内连线结构117持续减少。
[0167]
如图24的剖视图所示，一些实施例形成导电材料于背侧开口(如图23的背侧开口2302)中，以形成背侧接点122而耦接至源极/漏极区106，且下侧内连线介电结构120围绕背侧接点122。在一些实施例中，背侧接点122的形成方法为沉积制程(如物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似方法)，接着进行移除制程(如化学机械平坦化)使背侧接点122的表面与下侧内连线介电结构120实质上共平面。在一些实施例中，背侧接点122包括导电材料如钨、钌、铝、铜、或一些其他合适的导电材料。
[0168]
因此在一些实施例中，下侧内连线结构124包括背侧接点122与下侧内连线介电结构120，且配置于晶体管装置如纳米片场效晶体管的背侧上，如图24的剖视图2400所示。在一些实施例中，第一角度a1为锐角，使背侧接点122在宽度在z方向中自下侧内连线介电结构120朝上侧内连线结构117持续减少。若第一角度a1为钝角，则上述宽度在z方向中将会自下侧内连线介电结构120朝上侧内连线结构117增加。在一些实施例中，第一角度a1依据基板502的[111]平面与[100]平面之间的角度。在一些实施例中，第一角度a1可介于近似50度至60度之间。在一些实施例中，第一宽度w1与第二宽度w2之间的差异的一半(如1/2(w
2-w1))等于第一高度h1除以第一角度a1的正切值(h1/tan(a1))。举例来说，一些实施例的第一角度a1可等于54.7度。在这些实施例中，第一高度h1可等于1.41(1/2(w
2-w1))，因为tan 54.7
°
大致等于1.41。
[0169]
由于背侧开口(如图23的背侧开口2302)的宽度在z方向中自下侧内连线介电结构120朝上侧内连线结构117持续减少，形成于背侧开口(如图23的背侧开口2302)中的背侧接点122不具有孔洞或缝隙(或孔洞与缝隙可缓解)。这种方式所形成的背侧接点122，可减少缺陷数目而增加整体的纳米片场效晶体管的可信度。此外，这些实施例采用纳米片场效晶
体管的前侧与背侧，以增加整体装置的装置密度。
[0170]
图25是一些实施例中方法2500的流程图，其对应图5a至24所示的具有背侧接点以耦接至源极/漏极区的纳米片场效晶体管或鳍状场效晶体管的形成方法。
[0171]
虽然下述的方法2500以一系列的步骤说明，但应理解所述步骤的顺序并非用于局限本发明实施例。举例来说，可由不同于此处所述及/或所示的顺序进行一些步骤，及/或同时进行一些步骤与其他步骤。此外，此处所述的一或多个实施例不必实施所有所述步骤。此外，此处所述的一或多个步骤可由一或多个分开的步骤及/或方式进行。
[0172]
在步骤2502中，形成第一虚置栅极结构与第二虚置栅极结构于基板前侧上。图6是一些实施例中，对应步骤2502的剖视图600。
[0173]
在步骤2504中，进行第一移除制程以形成沟槽于基板之中以及第一虚置栅极结构与第二虚置栅极结构之间。图8a及图8b分别为一些实施例中，对应步骤2504的剖视图800a及800b。
[0174]
在步骤2506中，进行第二移除制程以形成空洞于基板中，空洞位于沟槽之下并连接至沟槽，且空洞的最大宽度大于沟槽的最大宽度。图11a及11b分别为一些实施例中，对应步骤2506的剖视图1100a及1100b。
[0175]
在步骤2508中，形成虚置材料于空洞中。
[0176]
在步骤2510中，形成源极/漏极区于沟槽中。图16是一些实施例中，对应步骤2508及2510的剖视图1600。
[0177]
在步骤2512中，将第一虚置栅极结构与第二虚置栅极结构分别置换为第一栅极与第二栅极。图18是一些实施例中，对应步骤2512的剖视图1800。
[0178]
在步骤2514中，形成上侧内连线结构于第一栅极与第二栅极上。图19是一些实施例中，对应步骤2514的剖视图1900。
[0179]
在步骤2516中，薄化基板背侧以露出空洞中的虚置材料。图22a是一些实施例中，对应步骤2516的剖视图2200a。
[0180]
在步骤2518中，将虚置材料置换成导电材料以形成耦接至源极/漏极区的背侧接点，其中背侧接点的最大宽度小于或等于空洞的最大宽度。图24是一些实施例中，对应步骤2518的剖视图2400。
[0181]
因此本发明实施例关于采用湿蚀刻形成背侧接点于晶体管的源极/漏极区上的方法，使背侧接点的宽度自背侧接点的最底部表面朝最顶部表面的宽度连续减少，以缓解背侧接点的缺陷。
[0182]
综上所述，本发明一些实施例关于集成芯片，包括：通道结构，延伸于第一源极/漏极区与第二源极/漏极区之间；栅极，直接配置于通道结构上；上侧内连线接点，配置于栅极上并耦接至栅极；以及背侧接点，配置于第一源极/漏极区之下并耦接至第一源极/漏极区，其中背侧接点的宽度在自背侧接点的最底部表面至背侧接点的最顶部表面的不同高度处持续减少。
[0183]
在一些实施例中，通道结构包括彼此隔有栅极的多个纳米片通道结构。
[0184]
在一些实施例中，背侧接点配置于下侧内连线介电结构中，其中通道结构包括鳍状结构，其中鳍状结构连续延伸于下侧内连线介电结构与栅极之间。
[0185]
在一些实施例中，背侧接点的最外侧侧壁实质上平坦。
[0186]
在一些实施例中，背侧接点的最外侧侧壁实质上弯曲。
[0187]
在一些实施例中，上侧内连线接点的宽度自上侧内连线接点的最底部表面朝上侧内连线接点的最顶部表面增加。
[0188]
在一些实施例中，集成芯片更包括：额外背侧接点，配置于第二源极/漏极区之下并耦接至第二源极/漏极区，其中额外背侧接点的宽度自额外背侧接点的最底部表面朝额外背侧接点的最顶部表面减少。
[0189]
本发明的其他实施例关于集成芯片，包括：通道结构，延伸于第一源极/漏极区与第二源极/漏极区之间；栅极，直接配置于通道结构上；上侧内连线接点，配置于栅极上并耦接至栅极；以及第一背侧接点，配置于第一源极/漏极区之下并耦接至第一源极/漏极区，其中第一背侧接点的最底部表面具有第一宽度，第一背侧接点的最顶部表面具有第二宽度，其中第一宽度为第一背侧接点的最大宽度，且第二宽度为第一背侧接点的最小宽度。
[0190]
在一些实施例中，第一背侧接点的宽度自第一背侧接点的最底部表面朝最顶部表面持续减少。
[0191]
在一些实施例中，第一背侧接点的最外侧侧壁耦接第一背侧接点的最顶部表面至最底部表面，且最外侧侧壁实质上平直。
[0192]
在一些实施例中，第一背侧接点的最外侧侧壁耦接第一背侧接点的最顶部表面至最底部表面，且其中最外侧侧壁圆润化。
[0193]
在一些实施例中，通道结构包括多个纳米片通道结构，其中栅极配置于每一纳米片通道结构的上侧表面与下侧表面之间。
[0194]
在一些实施例中，集成芯片更包括：下侧内连线介电结构，其中第一背侧接点配置于下侧内连线介电结构中。
[0195]
在一些实施例中，集成芯片更包括：第二背侧接点配置于第二源极/漏极区之下并耦接至第二源极/漏极区，其中第二背侧接点与第一背侧接点隔有下侧内连线介电结构。
[0196]
本发明其他实施例关于集成芯片的形成方法，包括：形成第一虚置栅极结构与第二虚置栅极结构于基板的前侧上；依据第一虚置栅极结构与第二虚置栅极结构移除基板的部分，以进行第一移除制程而形成沟槽，其中沟槽定义第一通道结构于第一虚置栅极结构之下，并定义第二通道结构于第二虚置栅极结构之下；进行第二移除制程以形成空洞于基板中，其中空洞配置于第一通道结构与第二通道结构之下，其中空洞的第一宽度大于沟槽的第二宽度，其中第一宽度为空洞的最大宽度，而第二宽度为沟槽的最大宽度，形成虚置材料于空洞中；形成源极/漏极区于沟槽中；将第一虚置栅极结构与第二虚置栅极结构分别置换成第一栅极与第二栅极；形成上侧内连线结构于第一栅极与第二栅极上；薄化基板的背侧以露出空洞中的虚置材料；以及将虚置材料置换成导电材料，以形成背侧接点而耦接至源极/漏极区，其中背侧接点的最大宽度小于或等于空洞的第一宽度。
[0197]
在一些实施例中，方法更包括：形成连续保护层，且连续保护层位于第一虚置栅极结构与第二虚置栅极结构之上、位于基板的前侧上、并沿着第一通道结构与第二通道结构的外侧侧壁；以及进行第三移除制程以移除配置于基板前侧上的连续保护层的部分，进而形成保护层于第一通道结构与第二通道结构的外侧侧壁上，其中保护层形成于第一移除制程与第二移除制程之间，且保护层实质上抵抗第二移除制程。
[0198]
在一些实施例中，方法更包括：在形成上侧内连线结构之后与薄化基板背侧之前，
将承载基板接合至上侧内连线结构。
[0199]
在一些实施例中，第二移除制程包括湿蚀刻剂，其在垂直方向与水平方向中移除基板的部分。
[0200]
在一些实施例中，湿蚀刻剂包括氢氟酸或氢氧化铵。
[0201]
在一些实施例中，空洞的最底部表面由配置于基板中的蚀刻停止层所定义。
[0202]
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明。本技术领域中具有通常知识者应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。