半导体装置的形成方法与流程

1.本发明实施例一般关于集成电路装置，更特别关于多栅极装置如全绕式栅极装置。


背景技术：

2.电子产业对更小且更快的电子装置的需求持续成长，且电子装置可同时支援大量的复杂功能。为符合这些需求，集成电路产业中的持续趋势为制造低成本、高效能、与低能耗的集成电路。因此达成这些目标的主要方法为减少集成电路尺寸(如最小集成电路结构尺寸)，进而改善产能与降低相关成本。然而尺寸缩小通常会增加集成电路制造制程的复杂度。因此为了实现集成电路装置与其效能的进展，集成电路的制造制程与技术需要类似进展。
3.近来已导入多栅极装置以改善栅极控制。多栅极装置具有栅极结构于通道区的至少两侧上，可增加栅极通道耦合、降低关闭状态电流、及/或减少短通道效应。多栅极装置之一为全绕式栅极装置，其栅极结构可延伸以完全包覆通道区。全绕式栅极装置可大幅减少集成电路尺寸、维持栅极控制、并缓解短通道效应，且可无缝整合至现有的集成电路制造制程。随着全绕式栅极装置持续缩小，越来越难以由现有的金属栅极蚀刻技术增加装置密度。


技术实现要素：

4.本发明实施例的例示性的半导体装置的形成方法，包括：提供自基板延伸的鳍状物，且鳍状物包括多个半导体层。相邻的半导体层之间具有第一距离。方法还包括提供自基板延伸并与半导体层相邻的介电鳍状物。每一半导体层的末端与介电鳍状物的第一侧壁之间具有第二距离。第二距离大于第一距离。方法还包括沉积介电层于半导体层与介电鳍状物的第一侧壁上。方法还包括形成第一金属层于半导体层与介电鳍状物的第一侧壁上的介电层上，其中位于相邻的半导体层之上与之间的第一金属层的部分合并在一起。方法还包括移除第一金属层。
5.另一例示性的半导体装置的形成方法包括形成自基板延伸的第一半导体层堆叠，其中第一半导体层堆叠的相邻半导体层之间具有第一距离。形成自基板延伸的介电鳍状物，其中第一半导体层堆叠与介电鳍状物的第一侧壁相邻，且第一半导体层堆叠的半导体层的末端与介电鳍状物的第一侧壁之间具有第二距离。方法还包括形成自基板延伸并与介电鳍状物的第二侧壁相邻的第二半导体层堆叠，第二侧壁与第一侧壁相对，且第二半导体层堆叠的相邻半导体层之间具有第一距离。方法还包括沉积金属层于第一半导体层堆叠、第二半导体层堆叠、与介电鳍状物上。
6.例示性的半导体装置包括介电鳍状物自基板延伸。第一通道层位于基板上并与介电鳍状物的第一侧壁相邻。第二通道层位于第一通道层上，其中第一通道层与第二通道层之间具有第一距离。第三通道层位于基板上并与介电鳍状物的第二侧壁相邻，其中介电鳍状物的第二侧壁与第三通道层的末端之间具有第二距离，且介电鳍状物的第一侧壁与第二
侧壁相对。
附图说明
7.图1是本发明多种实施例中，制作多栅极装置的方法的流程图。
8.图2a是一些实施例中，多栅极装置的简化上视布局图。
9.图2b、图3a、图4a、图5a、图6a、及图7a是一实施例中，多栅极装置200沿着图2a的平面a-a'的剖视图。
10.图2c、图3b、图4b、图5b、图6b、及图7b是一实施例中，多栅极装置200沿着图2a的平面b-b'的剖视图。
11.其中，附图标记说明如下：
12.a-a'，b-b'：平面
13.d1：第一距离
14.d2：第二距离
15.d3：第三距离
16.d4：第四距离
17.d5：第五距离
18.d6：第六距离
19.d7：第七距离
20.d8：第八距离
21.d10：第十距离
22.d11：第十一距离
[0023]vt1
，v
t2
：区域
[0024]
wd：宽度
[0025]
20：多栅极装置
[0026]
100：方法
[0027]
102，104，106，108，110：步骤
[0028]
202：基板部分
[0029]
204：鳍状物
[0030]
206：半导体层
[0031]
208：介电鳍状物
[0032]
210：栅极间隔物
[0033]
212：部分
[0034]
218：界面层
[0035]
220：高介电常数的介电层
[0036]
222：金属层
[0037]
224：蚀刻制程
具体实施方式
[0038]
下述详细描述可搭配图式说明，以利理解本发明的各方面。值得注意的是，各种结
构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
[0039]
下述内容提供的不同实施例或实例可实施本发明的不同结构。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间。
[0040]
此外，空间性的相对用语如「下方」、「其下」、「下侧」、「上方」、「上侧」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
[0041]
值得注意的是，本发明实施例以多栅极晶体管作说明。多栅极装置的栅极结构可形成于通道区的至少两侧上。这些多栅极装置可包含p型金属氧化物半导体多栅极装置或n型金属氧化物半导体多栅极装置。此处的具体例子因鳍状结构而可视作鳍状场效晶体管，此处所述的实施例中的多栅极晶体管可视作全绕式栅极装置。全绕式栅极装置包括栅极结构或其部分形成于通道区的四侧上(比如围绕通道区的一部分)的任何装置。此处所述的实施例中的装置亦可包含位于纳米片通道、纳米线通道、棒状通道、及/或其他合适通道设置中的通道区。此处所述的实施例中的装置可具有一或多个通道区(如纳米线或纳米片)以与单一的连续栅极结构相关。然而本技术领域中具有通常知识者应理解，此教示可用于单一通道(如单一纳米线或纳米片)或任何数目的通道。本技术领域中具有通常知识者应理解其他例子的半导体装置亦可得利于本发明实施例。
[0042]
本发明实施例比现有技术提供更多优点，但应理解其他实施例可提供不同优点，此处不必说明所有优点，且所有实施例不必具有特定优点。举例来说，此处所述的实施例包含的方法与结构可提供进阶的空间方案，有助于自对准栅极图案化。在多种实施例中，揭露的空间方案可使装置更靠近在一起并具有更紧密的空间需求，以形成更多装置于单一晶圆上。在一些实施例中，下述的空间需求可使自对准金属栅极图案化步骤，优于采用现有技术的先前可行方法。本技术领域中具有通常知识者可依据本发明实施例的内容达到其他实施例与优点。
[0043]
图1是本发明多种实施例中，制作多栅极装置的方法100的流程图。在一些实施例中，方法100可采用自对准金属栅极图案化制程以制作多栅极装置。下述方法100与制作全绕式栅极装置相关。然而应理解方法100的实施例在未偏离本发明实施例的范畴时，同样可实施至其他种类的多栅极装置，或多栅极装置所实施的其他种类装置。
[0044]
应理解的是，方法100包括具有互补式金属氧化物半导体技术制程流程特征的步骤，因此仅简述这些步骤于此。此外，可在方法100之前、之后、及/或之中进行额外步骤。
[0045]
方法100一开始的步骤102提供部分制作的多栅极装置200。如图2a至图2c所示，一实施例的步骤102提供部分制作的多栅极装置200。图2a是多栅极装置200在x-y平面中的上视图，图2b是多栅极装置200沿着图2a的平面a-a'的x-z平面的剖视图，且图2c是多栅极装
置200沿着图2a的平面b-b'的y-z平面的剖视图。如图2a所示，多栅极装置200形成于基板上，且包含多个鳍状物204、多个介电鳍状物208、与多个栅极间隔物210。为了简化图式，图2a只显示两个鳍状物204、三个介电鳍状物208、与两个栅极间隔物210。然而应理解多栅极装置200可依需求含有更多鳍状物、介电鳍状物、与栅极间隔物。鳍状物204垂直于栅极间隔物210，且栅极间隔物210隔有介电鳍状物。此外，鳍状物204沿着平面b-b'隔有介电鳍状物208，如下所述。
[0046]
图2b及图2c所示，多栅极装置200包括鳍状物204，其具有基板部分202(由基板形成)与半导体层206。在所述实施例中，基板与基板部分202可包含硅。基板与基板部分可改为或额外包含另一半导体元素如锗、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟)、或上述的组合。基板可为绝缘层上半导体基板如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。绝缘层上半导体基板的制作方法可采用分开布植氧、晶圆接合、及/或其他合适方法。基板与基板部分202可包含多种掺杂区，端视多栅极装置200的设计需求而定。
[0047]
鳍状物204自多栅极装置200的通道区中的基板202延伸并位于其上。通道区位于多栅极装置200的个别源极/漏极区之间。如图2c所示，鳍状物204包括沿着z方向垂直堆叠的多个半导体层206。在一些实施例中，鳍状物204的形成方法是以交错设置的方式外延成长第一种半导体层(如半导体层206)与第二种半导体层。举例来说，可外延成长第二种半导体层的第一者于鳍状物204的基板部分202上，外延成长半导体层206的第一者于第二种半导体层的第一者上，外延成长第二种半导体层的第二者于半导体层206的第一者上，并以此类推，直到鳍状物204具有所需数目的第一种半导体层(如半导体层206)与第二种半导体层。在一些实例中，第一种半导体层与第二种半导体层可视作外延层。在一些实施例中，外延成长第一种半导体层与第二种半导体层的方法可为分子束外延制程、化学气相沉积制程、有机金属化学气相沉积制程、其他合适的外延成长制程、或上述的组合。
[0048]
如图2c所示，接着自多栅极装置200的通道区选择性移除第二种半导体层，可保留半导体层206以定义多栅极装置200所用的通道层。在所述实施例中，移除第二种半导体层可提供三个通道层(如半导体层206)，且在操作多栅极装置200时的电流可流经个别的外延源极/漏极结构之间的通道层。在一些实施例中，移除第二种半导体层的步骤可是作通道释放制程。在一些实施例中，每一通道层(如半导体层206)可具有纳米尺寸，且可视作纳米线。纳米通道层(如半导体层206)的部分悬空，使金属栅极可物理接触通道层的至少两侧。在全绕式栅极晶体管中，金属栅极可物理接触通道层的至少四侧(如围绕通道层)。在这些实施例中，悬空通道层的垂直堆叠可视作纳米结构。在一些实施例中，移除第二种半导体层之后，可进行蚀刻制程调整通道层如半导体层206的轮廓，以达所需的尺寸及/或所需的形状(比如圆柱形如纳米线、矩形如纳米棒、片状如纳米片、或类似形状)。本发明的实施例还包括通道层如半导体层206(纳米线)具有次纳米尺寸，端视多栅极装置200的设计需求而定。
[0049]
在一些实施例中，蚀刻制程可选择性蚀刻第二种半导体层，并最小化地蚀刻(或不蚀刻)半导体层206。可调整多种蚀刻参数以选择性蚀刻第二种半导体层，比如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、射频偏电压、射频偏功率、蚀刻剂流速、其他合适的蚀刻参数、或上述的组合。举例来说，选择蚀刻制程所用的蚀刻剂，以较高速
率蚀刻第二种半导体层(如硅锗)的材料，并以较低速率蚀刻半导体层206的材料，比如蚀刻剂对第二种半导体层的材料具有高蚀刻选择性。蚀刻制程为干蚀刻制程、湿蚀刻制程、其他合适蚀刻制程、或上述的组合。在一些实施例中，干蚀刻制程(如反应性离子蚀刻制程)采用含氟气体(如六氟化硫)以选择性蚀刻第二种半导体层。在一些实施例中，可调整含氟气体与含氧气体(如氧气)的比例、蚀刻温度、及/或射频功率，以选择性蚀刻硅锗。在一些实施例中，湿蚀刻制程采用的蚀刻溶液包括氢氧化铵与水，以选择性蚀刻第二种半导体层。在一些实施例中，化学气相蚀刻制程采用氯化氢以选择性蚀刻第二种半导体层。虽然图式中有三层的半导体层206，应理解鳍状物204中的半导体层206可更多或更少。
[0050]
在一些实施例中，介电鳍状物208与图2c所示的通道区中的鳍状物204相邻。在一些实施例中，介电鳍状物208的形成方法为填入沟槽以与鳍状物204相邻(比如沉积于每一鳍状物上)。在多种例子中，介电鳍状物208的沉积方法可为化学气相沉积制程、原子层沉积制程、物理气相沉积制程、及/或其他合适制程。在一些例子中，沉积介电鳍状物208的材料之后，可进行化学机械研磨制程以移除多余的材料部分并平坦化多栅极装置200的上表面。在一些实施例中，介电鳍状物208可包含低介电常数的材料如碳氮化硅、碳氧化硅、碳氮氧化硅、或另一低介电常数的材料(如介电常数小于7的材料)。在一些例子中，介电鳍状物208可包含高介电常数的材料如氧化铪、氧化锆、氧化铪铝、氧化铪硅、氧化铝、或另一高介电常数的材料(如介电常数大于7的材料)。介电鳍状物208具有宽度wd。在一些实施例中，宽度wd介于约7nm至约14nm之间。在一些实施例中，介电鳍状物208有助于自对准金属栅极的蚀刻制程，如下详述。
[0051]
栅极间隔物210可与介电鳍状物208相邻，并位于顶部的半导体层206上。在一些实施例中，可在形成介电鳍状物208之前形成栅极间隔物210。栅极间隔物210的形成方法可为任何合适制程，且可包含介电材料。介电材料可包含硅、氧、碳、氮、其他合适材料、或上述的组合(如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅)。举例来说，可沉积包括硅与氮的介电层(如氮化硅层)于多栅极装置200上，接着蚀刻(如非等向蚀刻)介电层以形成栅极间隔物210。在一些实施例中，栅极间隔物210包括多层结构，比如含氮化硅的第一介电层与含氧化硅的第二介电层。在一些实施例中，形成超过一组间隔物如密封间隔物、补偿间隔物、牺牲间隔物、虚置间隔物、及/或主要间隔物，以与介电鳍状物208相邻。在这些实施方式中，多组间隔物包含的材料可具有不同的蚀刻速率。举例来说，沉积并蚀刻含硅与氧的第一介电层(如氧化硅)，可提供第一组间隔物以与介电鳍状物208相邻。沉积并蚀刻含硅与氮的第二介电层(如氮化硅)，可形成第二组间隔物以与第一组间隔物相邻。
[0052]
图2c显示区域v
t1
与区域v
t2
。在一些实施例中，区域v
t1
与区域v
t2
具有相同的栅极组成。在一些实施例中，下述的方法与技术沉积第一金属层于区域v
t1
及v
t2
上。接着沉积第二金属层于区域v
t1
及v
t2
上。接着形成硬遮罩于区域v
t1
及v
t2
上。图案化硬遮罩以自区域v
t1
上移除硬遮罩的一部分，而硬遮罩维持保护区域v
t2
。进行蚀刻制程以自区域v
t1
移除第二金属层。在移除硬遮罩之后，区域v
t1
及v
t2
可各自具有不同的金属栅极堆叠。在一些实施例中，不同的金属栅极堆叠使形成于区域v
t1
与区域v
t2
的每一者中的装置所用的临界电压不同。
[0053]
图3a至图7a与图3b至图7b是本发明多种实施例的多种制作阶段(比如与图1的方法100相关的制作阶段)中，多栅极装置200的部分或全部的剖视图。具体而言，图3a至图7a
是多栅极装置200沿着图2a的平面a-a’的x-z平面的剖视图，而图3b至图7b是多栅极装置200沿着图2a的平面b-b’的y-z平面的剖视图，以显示图2c中含有单一鳍状物204与区域v
t1
的部分212。应注意的是，图3b至图7b显示对应区域v
t1
的图2c的部分212，但此只为了图式清楚与说明目的。下述的方法与技术可用于制造区域v
t2
或任何其他装置，其可为多栅极装置200的部分。本发明实施例与此处所述的技术可用于多栅极装置200的所有鳍状物与区域。
[0054]
图3a显示多栅极装置200沿着图2a的平面a-a’的x-z平面的剖视图，如上所述。图3a显示多栅极装置200的上侧部分(特别是鳍状物204的顶部半导体层206)。在所述实施例中，栅极间隔物210位于鳍状物204的顶部半导体层206上。栅极间隔物210延伸于第一方向(如y方向)中，其与基板的上表面平行。
[0055]
图3b显示多栅极装置200沿着图2a的平面b-b’的y-z平面的剖视图，如上所述。图3b显示图2c的部分212，其包含鳍状物204位于基板上，如上所述。鳍状物204包括基板部分202与半导体层206垂直(如z方向)堆叠于基板部分202上。半导体层206具有第一距离d1(或片对片的距离)于相邻的半导体层206之间。在所述实施例中，鳍状物204的基板部分202的上表面与最底部的半导体层206的下表面之间，隔有第一距离d1。选择第一距离d1以确保后续沉积的金属栅极层可合并于相邻的半导体层206之间，如下所述。合并的金属栅极层可确保适当的蚀刻，如下所述。此外，第一距离d1为确认其他距离所用的基本距离，如下所述。在一些实施例中，每一半导体层206之间的第一距离d1可为约8nm至约13nm。在一些实施例中，调整半导体层206的外延成长制程，以确保第一距离d1达到足够尺寸。在一些实施例中，可调整移除第二半导体层的蚀刻制程，以确保第一距离d1达到足够尺寸。
[0056]
在一些实施例中，介电鳍状物208与鳍状物204相邻，而栅极间隔物210与介电鳍状物208相邻(如沿着介电鳍状物208的侧壁)。在一些实施例中，第二距离d2或末端盖距离，可分开鳍状物204的每一半导体层206与栅极间隔物210。选择第二距离d2以大于第一距离d1，可确保后续沉积的栅极金属层合并于相邻的半导体层206之间，如下所述。合并的金属栅极层可确保适当的蚀刻，如下所述。第二距离d2比第一距离d1大了至少2nm。在一些实施例中，鳍状物204的半导体层206与栅极间隔物210之间的第二距离d2可为约10nm至约15nm。在一些实施例中，调整介电鳍状物208的形成制程以确保第二距离d2具有足够的尺寸。在一些实施例中，调整栅极间隔物210的沉积制程以确保第二距离d2具有足够的尺寸。
[0057]
如图3a所示，栅极间隔物210实质上彼此平行且隔有第三距离d3。在一些实施例中，第三距离d3(或栅极长度lg)可在第二方向(如x方向)中自第一栅极间隔物210延伸至第二栅极间隔物210，而第二方向垂直于第一方向并平行于基板的上表面。
[0058]
选择第三距离d3以大于第一距离d1，可确保后续沉积的金属栅极层合并于相邻的半导体层206之间，如下所述。合并的金属栅极层可确保适当的蚀刻，如下所述。第三距离d3可比第一距离d1大至少1nm。在一些实施例中，第三距离d3可为约9nm至约14nm。在一些实施例中，调整栅极间隔物210的沉积制程，以确保第三距离d3具有足够的尺寸。
[0059]
如上所述，第一距离d1、第二距离d2、与第三距离d3之间的关系可确保后续沉积的金属层可合并于相邻的半导体层206之间，如下所述。在一例中，若第一距离d1为n，则第二距离d2为n 2且第三距离d3为n 1。换言之，第二距离d2比第一距离d1大了约2nm，且第三距离d3比第一距离d1大了约1nm。在一些实施例中，第三距离d3比第一距离d1大了约1nm，而第二距离d2比第三距离d3大了约1nm。在一些实施例中，第三距离d3比第一距离d1大至少1nm，
且第二距离d2比第一距离d1大至少2nm。
[0060]
方法100的步骤104接着沉积界面层于半导体层上。如图4a及图4b所示，形成界面层218于半导体层206上，包括包覆(围绕)通道区中的半导体层206与基板部分202。在多种实施例中，界面层218不形成于栅极间隔物210上。虽然图式中只有一个鳍状物204与一个介电鳍状物208，界面层218可沉积于多栅极装置200的所有通道区上，比如图2c所示的区域v
t1
与区域v
t2
。在一些实施例中，界面层218可包含介电材料如氧化硅、氧化铝、氧化铪硅、氮氧化硅、上述的组合、或其他合适材料。界面层218的形成方法可为化学氧化、热氧化、原子层沉积、化学气相沉积、及/或其他合适方法。在一些实施例中，界面层218的厚度可为约1nm。在其他实施例中，界面层218的厚度可介于约0.5nm至约2nm。位于半导体层206上的界面层218的一部分，可垂直地(如z方向)隔有第四距离d4，其小于第一距离d1。在一些实施例中，第四距离d4比第一距离d1小了约2nm。在一些实施例中，第四距离d4比第一距离d1小了界面层218的约两倍厚度。界面层218位于半导体层206上的一部分与栅极间隔物210水平地(如y方向)隔有第五距离d5，其小于第二距离d2。在一些实施例中，第五距离d5约比第二距离d2小了界面层218的厚度。
[0061]
方法100的步骤106接着沉积高介电常数的介电层于界面层上。如图5a及图5b所示，形成高介电常数的介电层220于界面层218上与栅极间隔物210上(如沿着栅极间隔物210的侧壁)。高介电常数的介电层220包括高介电常数的介电材料，比如氧化铪、氧化铪硅、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、氧化锆硅、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。高介电常数的介电材料通常可视作介电常数大于氧化硅的介电常数(约3.9)的介电材料。高介电常数的介电层220的形成方法可为此处所述的任何制程，比如原子层沉积、化学气相沉积、物理气相沉积、氧化为主的沉积制程、其他合适制程、或上述的组合。在一些实施例中，高介电常数的介电层220的厚度为约1.5nm。在一些实施例中，高介电常数的介电层220的厚度介于约1nm至约2.5nm之间。
[0062]
在一些实施例中，位于半导体层206的下表面上的高介电常数的介电层220的第一部分，与位于相邻的半导体层206的上表面上的高介电常数的介电层220的第二部分隔有第六距离d6，其中第六距离d6小于第四距离d4。在一些实施例中，第六距离d6比第四距离d4小了高介电常数的介电层220的约两倍厚度。在一些实施例中，半导体层206的侧壁上的高介电常数的介电层220的第三部分，与栅极间隔物210的侧壁上的高介电常数的介电层220的第四部分隔有第七距离d7，其小于第五距离d5。在一些实施例中，第七距离d7比第五距离d5小了高介电常数的介电层220的约两倍厚度。在一些实施例中，栅极间隔物210的两侧侧壁上的高介电常数的介电层220的第四部分与第五部分之间的距离为第八距离d8，其小于第三距离d3。在一些实施例中，第八距离d8比第三距离d3小了高介电常数的介电层220的约两倍厚度。
[0063]
方法100的步骤108接着沉积金属层于高介电常数的介电层上。如图6a及6b所示，形成金属层222于多栅极装置200上，特别是通道区中的高介电常数的介电层220上，以包覆(围绕)半导体层206。在一些实施例中，可形成金属层222直到其合并于相邻的半导体层206之间与最底部的半导体层206与鳍状物204的基板部分202之间。金属层222的厚度可由下式
表示：在一些实施例中，金属层222的厚度介于约6nm至约8.5nm之间。此厚度保证金属层222可在相邻的半导体层206之间合并，并保留足够空间(如第十距离d10与第十一距离d11)以进行后续蚀刻制程，如下所述。在一些实施例中，金属层222的第一部分与第二部分隔有第十距离d10。在一些实施例中，第十距离d10比第七距离d7小了金属层222的约两倍厚度。在一些实施例中，金属层222的第二部分与第三部分隔有第十一距离d11。在一些实施例中，第十一距离d11为约2nm。在一些实施例中，第十一距离d11大于约2nm。
[0064]
在一些实施例中，金属层222可包含p型功函数层，其可包含任何合适的p型功函数材料，比如氮化钛、氮化钽、氮化钽硅、钌、钼、铝、氮化钨、碳氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、其他p型功函数材料、或上述的组合。在一些实施例中，当金属层222包括p型功函数层时，金属层222的形成方法可采用另一合适的沉积制程如化学气相沉积、物理气相沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他沉积制程、或上述的组合。
[0065]
在一些实施例中，金属层222可包含n型功函数层，其可包含任何合适的n型功函数材料如钛、铝、银、锰、锆、钛铝、碳化钛铝、碳化钛铝硅、碳化钽、碳氮化钽、氮化钽硅、钽铝、碳化钽铝、碳化钽铝硅、氮化钛铝、其他n型功函数材料、或上述的组合。在一些实施例中，当金属层222包含n型功函数层时，金属层222的形成方法可采用另一合适的沉积制程，比如化学气相沉积、物理气相沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他沉积制程、或上述的组合。
[0066]
在一些实施例中，金属层222可包含两个不同金属层。举例来说，一些实施例的第一金属层可为p型功函数层，且沉积于第一金属层上的第二金属层可为n型功函数层。在一些实施例中，第一金属层可为n型功函数层，且沉积于第一金属层上的第二金属层可为p型功函数层。在一些实施例中，第一金属层不合并于相邻的半导体层206之间，但第二金属层合并于相邻的半导体层206之间。
[0067]
方法100的步骤110接着移除金属层。如图7a及图7b所示，进行蚀刻制程224以移除金属层222。在一些实施例中，蚀刻制程为湿蚀刻制程，其采用的蚀刻溶液对金属层222具有高蚀刻选择性。在一些实施例中，湿蚀刻制程实施一或多种湿蚀刻化学剂，以选择性蚀刻金属层222。可控制蚀刻制程的参数以确保完全移除金属层222，比如蚀刻温度、蚀刻溶液浓度、蚀刻时间、其他合适的湿蚀刻参数、或上述的组合。举例来说，可调整蚀刻时间(比如暴露金属层222至湿蚀刻溶液的时间)以完全移除金属层222，而最小地蚀刻(或不蚀刻)高介电常数的介电层220。在所述实施例中，完全移除金属层222而露出高介电常数的介电层220。在一些实施例中，金属层222包括第一金属层与第二金属层，且只移除第二金属层而露出第一金属层。在一些实施例中，自第一装置区(如区域v
t1
)移除金属层222，而不自第二装置区(如区域v
t2
)移除金属层222。在多种例子中，自第一装置区移除金属层222的步骤造成每一区域v
t1
及v
t2
中的临界电压不同。在一些实施例中，图案化的遮罩层可形成于第二装置区(如区域v
t2
)上，以在自第一装置区移除金属层222的蚀刻制程时保护第二装置区。在这些
实施例中，蚀刻制程之后可移除图案化的遮罩层，且移除方法可为光阻剥除制程或其他合适制程。
[0068]
一般而言，可对多栅极装置200进行后续制程以形成本技术领域已知的多种结构与区域。举例来说，后续制程可形成多种接点/通孔/线路与多层内连线结构(如金属层与层间介电层)于基板上，其设置以连接多种结构以形成含有一或多个多栅极装置(如一或多个全绕式栅极晶体管)的功能电路。在此例中，多层内连线可包含垂直内连线如通孔或接点，与水平内连线如金属线路。多种内连线结构可采用多种导电材料如铜、钨、及/或硅化物。在一例中，采用镶嵌及/或双镶嵌制程以形成铜相关的多层内连线结构。此外，可在方法100之前、之中、与之后实施额外制程步骤，且方法100的多种实施例可调整、置换、或省略一些上述步骤。
[0069]
如上所述，半导体层206之间的垂直距离(沿着z方向)、半导体层206与介电鳍状物208之间的水平距离(沿着y方向)，与第一栅极间隔物210与第二栅极间隔物210之间的水平距离(沿着x方向)，对自对准的蚀刻制程224而言很重要。特定距离可用于完全移除金属层222，而不过蚀刻多栅极装置20的其他区域。上述的特定距离可用于蚀刻金属层222而不需额外光微影步骤。上述制程的额外优点为减少设计布局中的单元空间，因此可形成更多结构于相同空间中。
[0070]
本发明实施例的例示性的半导体装置的形成方法，包括：提供自基板延伸的鳍状物，且鳍状物包括多个半导体层。相邻的半导体层之间具有第一距离。方法还包括提供自基板延伸并与半导体层相邻的介电鳍状物。每一半导体层的末端与介电鳍状物的第一侧壁之间具有第二距离。第二距离大于第一距离。在一些实施例中，第一距离沿着第一方向，第二距离沿着第二方向，且第一方向垂直于第二方向。方法还包括沉积介电层于半导体层与介电鳍状物的第一侧壁上。在一些实施例中，沉积介电层的步骤包括形成界面层于半导体层上，并沉积高介电常数的介电层于界面层上。一些实施例在沉积介电层之前，沉积第一栅极间隔物以与介电鳍状物的第一侧壁相邻；以及在沉积介电层之前，沉积第二栅极间隔物以与介电鳍状物的第二侧壁相邻，其中第二侧壁与第一侧壁相对。在这些实施例中，且其中第一栅极间隔物与第二栅极间隔物之间具有第三距离，第一距离沿着第一方向，第二距离沿着第二方向，第三距离沿着第三方向，第一方向垂直于第二方向，且第一方向与第二方向垂直于第三方向。方法还包括形成第一金属层于半导体层与介电鳍状物的第一侧壁上的介电层上，其中位于相邻的半导体层之上与之间的第一金属层的部分合并在一起。在一些实施例中，位于每一半导体层的末端上的第一金属层的一部分，与位于介电鳍状物的第一侧壁上的第一金属层的一部分隔有第三距离，以形成沟槽于两者之间。在一些实施例中，第三距离沿着第三方向，且第一方向与第二方向垂直于第三方向。一些实施例在形成第一金属层之前，形成第二金属层于介电层上。方法还包括移除第一金属层。
[0071]
另一例示性的半导体装置的形成方法包括形成自基板延伸的第一半导体层堆叠，其中第一半导体层堆叠的相邻半导体层之间具有第一距离。形成自基板延伸的介电鳍状物，其中第一半导体层堆叠与介电鳍状物的第一侧壁相邻，且第一半导体层堆叠的半导体层的末端与介电鳍状物的第一侧壁之间具有第二距离。在一些实施例中，第一距离延伸于第一方向中，第二距离延伸于第二方向中，且第一方向垂直于第二方向。方法还包括形成自基板延伸并与介电鳍状物的第二侧壁相邻的第二半导体层堆叠，第二侧壁与第一侧壁相
对，且第二半导体层堆叠的相邻半导体层之间具有第一距离。方法还包括沉积金属层于第一半导体层堆叠、第二半导体层堆叠、与介电鳍状物上。在一些实施例中，沉积金属层的步骤持续到金属层合并于第一半导体层堆叠的第一半导体层与相邻的第一半导体层堆叠的第二半导体层之间。在一些实施例中，金属层为第一金属层，并形成第二金属层于第一金属层上；沉积遮罩于第二金属层上；蚀刻第一半导体层堆叠上的遮罩以露出第一半导体层堆叠上的第二金属层；以及蚀刻第二金属层以露出第一半导体层堆叠上的第一金属层。在一些实施例中，方法还包括在沉积金属层之前，形成栅极介电层于第一半导体层堆叠与第二半导体层堆叠上。在一些实施例中，形成栅极介电层的步骤包括：沉积界面层于第一半导体层堆叠与第二半导体层堆叠上；以及沉积高介电常数的介电层于界面层上。在一些实施例中，方法还包括：形成第一栅极间隔物以与介电鳍状物的第三侧壁相邻；以及形成第二栅极间隔物以与介电鳍状物的第四侧壁相邻，其中第四侧壁与第三侧壁相对，且第一栅极间隔物与第二栅极间隔物之间具有第三距离。
[0072]
例示性的半导体装置包括介电鳍状物自基板延伸。第一通道层位于基板上并与介电鳍状物的第一侧壁相邻。第二通道层位于第一通道层上，其中第一通道层与第二通道层之间具有第一距离。第三通道层位于基板上并与介电鳍状物的第二侧壁相邻，其中介电鳍状物的第二侧壁与第三通道层的末端之间具有第二距离，且介电鳍状物的第一侧壁与第二侧壁相对。在一些实施例中，第一距离沿着第一方向，第二距离沿着第二方向，且第一方向垂直于第二方向。在一些实施例中，第二距离大于第一距离。在这些实施例中，第一金属层位于第一通道层、第二通道层、与第三通道层上，且第二金属层位于第三通道层上。在一些实施例中，第一金属层与第二金属层不同。在一些实施例中，介电层位于第一通道层与第一金属层之间。
[0073]
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明。本技术领域中具有通常知识者应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。