半导体装置的制作方法

1.本发明实施例涉及多栅极晶体管与制作方法，尤其涉及多桥通道晶体管的内侧间隔物衬垫层。


背景技术：

2.半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能与降低相关成本。尺寸缩小亦增加处理与制造集成电路的复杂度。
3.举例来说，随着集成电路技术朝更小的技术节点进展，已导入多栅极金属氧化物半导体场效晶体管(或多栅极装置)以增加栅极-通道耦合、减少关闭状态的电流、并减少短通道效应，进而改善栅极控制。多栅极装置通常视作栅极结构或其部分位于通道区的多侧上的装置。鳍状场效晶体管与多桥通道晶体管为多栅极装置的例子，其越来越泛用且为高效能与低漏电流应用的有力候补。鳍状场效晶体管具有隆起的通道，而栅极可包覆通道的多侧(比如栅极包覆自基板延伸的半导体材料的鳍状物的顶部与侧壁)。多桥通道晶体管的栅极结构可延伸以部分或完全围绕通道区，进而接触通道区的两侧或更多侧。由于栅极结构围绕通道区，多桥通道晶体管亦可视作围绕栅极晶体管或全绕式栅极晶体管。
4.为了改善多桥通道晶体管的效能，致力于发展外延源极/漏极结构以施加应力至通道并降低电阻。多桥通道晶体管所用的外延源极/漏极结构不沉积于连续半导体装置上且可能包含缺陷。公知的外延结构通常适用于其发展目的，但不符合所有方面的需求。


技术实现要素：

5.本发明的目的在于提出一种半导体装置，以解决上述至少一个问题。
6.本发明一实施例关于半导体装置。半导体装置包括第一源极/漏极结构与第二源极/漏极结构位于基板上；多个通道组件延伸于第一源极/漏极结构与第二源极/漏极结构之间；多个内侧间隔物结构，与通道组件交错；栅极结构，包覆每一通道组件；以及半导体衬垫层，夹设于栅极结构与每一内侧间隔物结构之间。
7.本发明另一实施例关于半导体结构。半导体结构包括第一外延结构与第二外延结构；多个纳米结构沿着第一方向延伸于第一外延结构与第二外延结构之间；多个内侧间隔物结构与纳米结构交错；栅极结构包覆每一纳米结构；以及硅衬垫层夹设于栅极结构与每一内侧间隔物结构之间。硅衬垫层接触第一外延结构与第二外延结构。
8.本发明又一实施例关于半导体装置的形成方法。方法包括形成堆叠于基板上，其中堆叠包括交错的多个硅层与多个硅锗层；自堆叠与基板形成鳍状结构，且鳍状结构包括通道区与源极/漏极区；使源极/漏极区凹陷以形成源极/漏极沟槽，其露出硅层与硅锗层的侧壁；使硅锗层选择性地部分凹陷，以形成多个内侧间隔物凹陷；沉积半导体层于内侧间隔
物凹陷上；沉积内侧间隔物层于半导体层上；回蚀刻半导体层与内侧间隔物层，以形成多个内侧间隔物结构于内侧间隔物凹陷中；在回蚀刻之后，形成源极/漏极结构于源极/漏极沟槽中；释放通道区中的硅层以作为多个通道组件；以及形成栅极结构于每一通道组件周围。
附图说明
9.图1为本发明一或多个实施例中，形成半导体装置的方法的流程图。
10.图2至图20为本发明一或多个实施例中，依据图1的方法的制作工艺时的工件的部分剖视图。
11.附图标记如下：
12.100:方法
13.102,104,106,108,110,112,114,116,118,120,122,124,126:步骤200:工件
14.202:基板
15.204:堆叠
16.206:牺牲层
17.208:通道层
18.210:硬掩模层
19.212:鳍状结构
20.212c:通道区
21.212sd:源极/漏极区
22.214:隔离结构
23.216:虚置介电层
24.218:虚置栅极层
25.220:虚置栅极堆叠
26.222:栅极顶部硬掩模层
27.223:氧化硅层
28.224:氮化硅层
29.225:第一间隔物层
30.226:栅极间隔物层
31.227:第二间隔物层
32.228:源极/漏极沟槽
33.230:内侧间隔物凹陷
34.232:半导体衬垫层
35.234:内侧间隔物层
36.236:内侧间隔物结构
37.238:第一外延层
38.240:第二外延层
39.242:第三外延层
40.244:源极/漏极结构
41.246:接点蚀刻停止层
42.248:层间介电层
43.250:栅极沟槽
44.252:空间
45.254:栅极介电层
46.256:栅极层
47.260:栅极结构
48.280:多桥通道晶体管
49.2080:通道组件
具体实施方式
50.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
51.下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
52.此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。除非特别说明，否则具有相同标号的个别单元具有相同的材料组成与相同的厚度范围。
53.此外，当数值或数值范围的描述有“约”、“近似”或类似用语时，旨在涵盖合理范围内的数值，如本技术领域中技术人员考虑到制造过程中产生的固有变化。举例来说，基于与制造具有与数值相关的已知制造容许范围，数值或范围涵盖包括所述数目的合理范围，例如在所述数目的 /-10％以内。举例来说，材料层的厚度为约5nm且本技术领域中技术人员已知沉积材料层的制造容许范围为15％时，其包含的尺寸范围为4.25nm至5.75nm。
54.本发明实施例一般关于多栅极晶体管与制作方法，更特别关于多桥通道晶体管的内侧间隔物衬垫层。多桥通道晶体管的通道区可包含通道组件的垂直堆叠，而通道组件依形状可视作纳米线、纳米片或纳米结构。通道组件的垂直堆叠可由交错的通道层与牺牲层所形成。多桥通道晶体管制作工艺的通道释放工艺，可选择性移除牺牲层并释放通道层以作为通道组件。可使牺牲层部分地选择性凹陷以形成内侧间隔物凹陷，并填入内侧间隔物结构，以利通道释放工艺并保护外延源极/漏极结构。在通道释放工艺时，内侧间隔物结构可作为蚀刻剂与外延源极/漏极结构之间的阻挡。实施内侧间隔物结构并非没有挑战。蚀刻内侧间隔物凹陷的方法对牺牲层的选择性可能不完美，且亦可能修整通道层而减少通道组件与源极/漏极结构之间的接点面积。修整通道层会加大内侧间隔物凹陷，造成内侧间隔物结构中的碟化轮廓以及源极/漏极结构的缺陷。此外，内侧间隔物结构可能不足以支撑通道释放工艺。当这些问题发生时，栅极结构可能短接至源极/漏极结构。
55.本发明实施例提供的半导体装置中，可在沉积内侧间隔物层之前沉积半导体衬垫层于内侧间隔物凹陷上。半导体衬垫层的组成可为硅。半导体衬垫层可提供许多优点，以符合内侧间隔物结构相关的一般挑战。举例来说，半导体衬垫层有助于弥补因形成内侧间隔物凹陷所损失的通道层，且可增加外延的源极/漏极结构沉积所用的半导体表面。半导体衬垫层亦可增加源极/漏极结构与通道组件之间的接点面积。半导体层亦可在通道释放工艺时提供额外保护至源极/漏极结构。
56.本发明的多种实施例将搭配附图详述于此。在此考虑下，图1为本发明实施例中自工件形成半导体装置的方法100的流程图。方法100仅用于举例，而非局限本发明实施例至方法100实际说明的内容。在方法100之前、之中、与之后可提供额外步骤，且方法的额外实施例可置换、省略或调换一些所述步骤。此处不详述所有步骤以简化说明。方法100将搭配图2至图20说明如下，其为依据图1中的方法100制作工件200的不同阶段的剖视图。由于工件200将制作成半导体装置，工件200可依内容需求而视作半导体装置。图2至图20中的x、y及z方向彼此垂直，且在附图中所指的方向一致。在本发明实施例的内容中，以类似标号标示类似结构，除非另外说明。
57.如图1及图2所示，方法100的步骤102提供工件200。如图2所示，工件200可包含基板202。在一些实施例中，基板202可为半导体基板如硅基板。基板202可包含多种掺杂设置，端视本技术领域已知的设计需求而定。在半导体装置为p型的实施例中，可形成n型掺杂轮廓(如n型井)于基板202上。在一些实施方式中，形成n型井所用的n型掺质可包含磷或砷。在半导体装置微n型的实施例中，可形成p型掺杂轮廓(如p型井)于基板202上。在一些实施方式中，形成p型井所用的p型掺质可包含硼或镓。合适掺杂可包含离子注入掺质及/或扩散工艺。基板202亦可包含其他半导体如锗、碳化硅、硅锗或钻石。基板202可改为包含半导体化合物及/或半导体合金。此外，基板202可视情况包含外延层、可具有应力以增进效能、可包含绝缘层上硅或绝缘层上锗结构及/或可具有其他合适的增进结构。
58.工件200还包括堆叠204。在图2所示的一些实施例中，堆叠204包括交错的第一半导体组成的牺牲层206与第二半导体组成的通道层208。第一半导体组成与第二半导体组成可不同。在一些实施例中，牺牲层206包含硅锗而通道层208包含硅。值得注意的是，图2显示三个牺牲层206与三个通道层208交错配置，其仅用于说明而非局限本发明实施例至权利要求未实际记载处。应理解可形成任何数目的外延层于堆叠204中。层状物的数目取决于半导体装置如工件200所用的通道组件所需的数目。在一些实施例中，通道层208的数目介于2至10之间。
59.在一些实施例中，所有牺牲层206可具有实质上一致的第一厚度(介于约9nm至约10nm之间)，而所有通道层208可具有实质上一致的第二厚度(介于约6nm至约8nm之间)。第一厚度与第二厚度可相同或不同。通道层208或其部分可作为后续形成的多栅极装置所用的通道组件，且每一通道层208的厚度选择依据装置效能考虑，如下详述。最后可移除通道区中的牺牲层206，且牺牲层206可定义后续形成的多栅极装置所用的相邻通道区之间的垂直距离，而每一牺牲层206的厚度选择取决于装置效能考虑。
60.堆叠204中的层状物的沉积方法，可采用分子束外延工艺、气相外延工艺及/或其他合适的外延成长工艺，其温度介于约600℃至约800℃之间。如上所述，至少一些例子中的牺牲层206包括外延成长的硅锗层，而通道层208包括外延成长的硅层。在一些实施例中，牺
牲层206与通道层208实质上无掺质(比如外加的掺质浓度为约0cm-3
至约1x10
17
cm-3
)，比如在堆叠204所用的外延成长工艺时不刻意进行掺杂。
61.如图1及图3所示，方法100的步骤104自堆叠204与基板202形成鳍状结构212。为了图案化堆叠204，可沉积硬掩模层210(如图2所示)于堆叠204上，以形成蚀刻掩模。硬掩模层210可为单层或多层。举例来说，硬掩模层210可包含垫氧化物层，与垫氮化物层位于垫氧化物层上。可采用光刻工艺与蚀刻工艺以自堆叠204与基板202图案化鳍状结构212。光刻工艺可包含涂布光刻胶(如旋转涂布)、软烘烤、对准光掩膜、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(如旋干及/或硬烘烤)、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包含干蚀刻(如反应性离子蚀刻)、湿蚀刻及/或其他蚀刻方法。如图3所示，步骤104的蚀刻工艺形成沟槽以延伸穿过堆叠204与基板202的一部分。沟槽定义鳍状结构212。在一些实施方式中，双重图案化或多重图案化工艺可用于定义鳍状结构，其间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成材料层于基板上，并采用光刻工艺图案化材料层。采用自对准工艺，以沿着图案化的材料层侧部形成间隔物。接着可移除材料层，而保留的间隔物或芯之后可用于蚀刻堆叠204以图案化鳍状结构212。如图3所示，鳍状结构212具有牺牲层206与通道层208于其中，其可沿着z方向垂直延伸，且其长度方向可沿着x方向延伸。
62.形成隔离结构214以与鳍状结构212相邻。在一些实施例中，隔离结构214可形成于沟槽中，以隔离鳍状结构212与相邻的有源区。隔离结构214亦可视作浅沟槽隔离结构。举例来说，一些实施例可先沉积介电层于基板202上，以将介电层填入沟槽。在一些实施例中，介电层可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电层、上述的组合及/或其他合适材料。在多种例子中，介电层的沉积方法可为化学气相沉积工艺、次压化学气相沉积工艺、可流动的化学气相沉积工艺、旋转涂布工艺及/或其他合适工艺。接着以化学机械研磨工艺等方法，薄化与平坦化沉积的介电材料。以干蚀刻工艺、湿蚀刻工艺及/或上述的组合拉回或使平坦化的介电层进一步凹陷，以形成浅沟槽隔离结构214。在凹陷化步骤之后，鳍状结构212隆起高于浅沟槽隔离结构214。
63.如图1、图4及图5所示，方法100的步骤106形成虚置栅极堆叠220于鳍状结构212的通道区212c上。在一些实施例中，采用栅极置换工艺(或栅极后制工艺)且虚置栅极堆叠220(如图4及图5所示)可作为占位物以进行多种工艺，其将移除并置换为功能栅极结构。其他工艺与设置亦属可能。在图5所示的一些实施例中，虚置栅极堆叠220形成于鳍状结构212上，且鳍状结构212可分成虚置栅极堆叠220之下的通道区212c，以及不在虚置栅极堆叠220之下的源极/漏极区212sd。通道区212c与源极/漏极区212sd相邻。如图5所示，通道区212c沿着x方向位于两个源极/漏极区212sd之间。
64.形成虚置栅极堆叠220的方法可包含沉积虚置栅极堆叠220中的层状物，并图案化这些层状物。如图4所示，可沉积虚置介电层216、虚置栅极层218、与栅极顶部硬掩模层222于工件200上。在一些实施例中，虚置介电层216可形成于鳍状结构212上，其形成方法可采用化学气相沉积工艺、原子层沉积工艺、氧等离子体氧化工艺、热氧化工艺或其他合适工艺。在一些例子中，虚置介电层216可包含氧化硅。当虚置介电层216的形成方法采用氧化工艺时，其可选择性地形成于鳍状结构212的露出表面上，如图4所示。之后可沉积虚置栅极层218于虚置介电层216上，其形成方法可采用化学气相沉积工艺、原子层沉积工艺或其他合
适工艺。在一些例子中，虚置栅极层218可包含多晶硅。为了图案化的目的，可沉积栅极顶部硬掩模层222于虚置栅极层218上，其形成方法可采用化学气相沉积工艺、原子层沉积工艺或其他合适工艺。接着可图案化栅极顶部硬掩模222、虚置栅极层218、与虚置介电层216，以形成虚置栅极堆叠220，如图5所示。举例来说，图案化工艺可包含光刻工艺(如光刻或电子束光刻)，其可进一步包含涂布光刻胶(如旋转涂布)、软烘烤、对准光掩膜、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(如旋干及/或硬烘烤)、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包含干蚀刻(如反应性离子蚀刻)、湿蚀刻及/或其他蚀刻方法。在一些实施例中，栅极顶部硬掩模层222可包含氧化硅层223，与氮化硅层224位于氧化硅层223上。如图5所示，无虚置栅极堆叠220位于鳍状结构212的源极/漏极区212sd上。
65.如图1及图6所示，方法100的步骤108沉积至少一栅极间隔物层226于虚置栅极堆叠220上。在一些实施例中，顺应性地沉积至少一栅极间隔物层226于工件200上，包括虚置栅极堆叠220的上表面与侧壁上。此处所述的用语“顺应性”可简单说明层状物在多种区域上具有实质上一致的厚度。至少一栅极间隔物层226可为单层或多层。在所述实施例中，至少一栅极间隔物层226包括第一间隔物层225，与第二间隔物层227位于第一间隔物层225上。第一间隔物层225的组成可与第二间隔物层227的组成不同。在一些实施方式中，第一间隔物层的介电常数大于第二间隔物层227的介电常数。至少一栅极间隔物层226包含第一间隔物层225与第二间隔物层227，其可包含氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。至少一栅极间隔物层226可沉积于虚置栅极堆叠220上，且沉积方法采用的工艺可为化学气相沉积工艺、次压化学气相沉积工艺、原子层沉积工艺或其他合适工艺。为了方便说明，至少一栅极间隔物层226亦可视作栅极间隔物层以简化说明。
66.如图1及图7所示，方法100的步骤110使鳍状结构212的源极/漏极区212sd凹陷，以形成源极/漏极沟槽228。在一些实施例中，干蚀刻或合适的蚀刻工艺可蚀刻虚置栅极堆叠220与栅极间隔物层226未覆盖的源极/漏极区212sd，以形成源极/漏极沟槽228。举例来说，干蚀刻工艺可实施含氧气体、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿及/或六氟乙烷)、含氯气体(如氯气、氯仿、四氯化碳及/或三氯化硼)、含溴气体(如溴化氢及/或溴仿)、含碘气体、其他合适气体及/或等离子体及/或上述的组合。在图7所示的一些实施例中，使鳍状结构212的源极/漏极区212sd凹陷，以露出牺牲层206与通道层208的侧壁。在一些实施方式中，源极/漏极沟槽228延伸低于堆叠204并延伸至基板202中。图7显示工件200的源极/漏极区212sd沿着y方向的剖视图。如图7所示，步骤110移除源极/漏极区212sd中的牺牲层206与通道层208，以露出基板202。
67.如图1及图8所示，方法100的步骤112部分地选择性蚀刻牺牲层206，以形成内侧间隔物凹陷230。使源极/漏极沟槽228中露出的牺牲层206(如图8所示)选择性地部分凹陷以形成内侧间隔物凹陷230，且实质上不蚀刻栅极间隔物层226、基板202的露出部分、与通道层208。在通道层208基本上由硅组成，且牺牲层206基本上由硅锗组成的实施例中，使牺牲层206选择性凹陷的步骤可采用选择性湿蚀刻工艺或选择性干蚀刻工艺。使牺牲层206选择性地部分凹陷的步骤，可包含硅锗氧化工艺与之后的硅锗氧化物移除工艺。在这些实施例中，硅锗氧化工艺可采用臭氧。在一些其他实施例中，选择性干蚀刻工艺可采用一或多种氟为主的蚀刻剂，比如氟气或碳氢氟化物。选择性湿蚀刻工艺可包含氢氧化铵、过氧化氢、与水的混合物。虽然步骤112的蚀刻工艺具有选择性，仍可适当蚀刻或修整通道层208其露出
的边缘部分，如图8所示。
68.如图1、图9及图10所示，方法100的步骤114沉积半导体衬垫层232于工件200上。在一些实施例中，半导体衬垫层232的组成为半导体材料，其抗蚀刻性高于牺牲层206。半导体衬垫层232可包含硅或富硅的硅锗。在所述实施例中，半导体衬垫层232的组成可为硅。半导体衬垫层232可沉积于工件200上，其沉积方法可采用外延沉积工艺如气相外延、超高真空化学气相沉积、分子束外延或合适的外延工艺。外延沉积工艺可或可不对半导体材料具有选择性。如图9所示，当步骤114的外延沉积工艺可实施高工艺温度(介于约500℃至600℃之间)，而沉积半导体衬垫层232的步骤对通道层208、牺牲层206、与基板202不具选择性。半导体衬垫层232可顺应性地沉积于栅极间隔物层226与栅极顶部硬掩模层222的表面上。如图10所示，当步骤114的外延沉积工艺实施低工艺温度(介于约300℃至450℃之间)时，沉积半导体衬垫层232的步骤对通道层208、牺牲层206、与基板202具有选择性。半导体衬垫层232实质上不沉积于栅极间隔物层226与栅极顶部硬掩模层222的表面上。半导体衬垫层232的厚度介于约0.5nm至约3nm之间。在半导体装置如工件200包括p型多桥通道晶体管的一些实施例中，半导体衬垫层232可掺杂p型掺质如硼，以进一步增加半导体衬垫层232的抗蚀刻性或降低之后形成的通道组件的寄生电阻。
69.虽然通道层208与半导体衬垫层232的组成可为相同材料如硅，半导体衬垫层232与通道层208的结晶度与缺陷密度可不同。可检测到通道层208与半导体衬垫层232之间的界面。在一些实施例中，半导体衬垫层232比通道层208具有较低的结晶度与较大的缺陷密度。这些差异可由不同的沉积温度与不同深度解释。沉积堆叠204中的通道层208的温度大于沉积半导体衬垫层232的温度。此外，通道层208的成长厚度可大于半导体衬垫层232的成长厚度。较大的厚度可使更多结晶结构远离成长界面。
70.如图1、图11及图12所示，方法100的步骤116沉积内侧间隔物层234于工件200上。在沉积半导体衬垫层232于工件200上之后，顺应性沉积内侧间隔物层234于工件200上，包括沉积至内侧间隔物凹陷230中，如图11或图12所示。图11所示的实施例中，选择性沉积半导体衬垫层232于通道层208、牺牲层206、与基板202上。图12所示的实施例中，毯覆性沉积半导体衬垫层232于工件200上。内侧间隔物层234可包含金属氧化物、氧化硅、碳氮氧化硅、氮化硅、氮氧化硅、覆碳的碳氮化硅或低介电常数的介电材料。金属氧化物可包含氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其他合适的金属氧化物。虽然未图示，内侧间隔物层234可为单层或多层。在一些实施方式中，内侧间隔物层234的沉积方法可采用化学气相沉积、等离子体辅助化学气相沉积、次压化学气相沉积、原子层沉积或其他合适方法。如图11或图12所示，内侧间隔物层234亦沉积于栅极间隔物层226与栅极顶部硬掩模层222的表面上。可看出半导体衬垫层232减少内侧间隔物凹陷230的开口与体积。由于沉积内侧间隔物层234的方法可为顺应性，且内侧间隔物层234的厚度可实质上一致，减少内侧间隔物凹陷230的开口与体积可降低最终内侧间隔物结构236中碟化轮廓的可能性，如下所述。
71.如图1及图13所示，方法100的步骤118回蚀刻半导体衬垫层232与内侧间隔物层234以形成内侧间隔物结构236。接着回蚀刻沉积的半导体衬垫层232与内侧间隔物层234，可自通道层208的侧壁移除半导体衬垫层232与内侧间隔物层234，以形成内侧间隔物结构236于内侧间隔物凹陷230中。在一些实施例中，步骤118进行的回蚀刻步骤可采用氢氟酸、氟气、氢气、氨、三氟化氮或其他氟为主的蚀刻剂。如图13所示，一旦完成步骤118，每一内侧
间隔物结构236与相邻的通道组件2080及牺牲层206隔有半导体衬垫层232。在此意义中，半导体衬垫层232可作为内侧间隔物结构236的衬垫层，且可视作内侧间隔物衬垫层。半导体衬垫层232直接接触通道层208、牺牲层206、与内侧间隔物结构236。在一些例子中，每一内侧间隔物结构236沿着x方向的厚度介于约3nm至约5nm之间。图13亦显示沉积半导体衬垫层232，可减少内侧间隔物凹陷230中的内侧间隔物结构236的体积。虽然未图示，可在回蚀刻工艺之后进行清洁工艺，以自通道层208的表面移除原生氧化物。
72.如图1及图14所示，方法100的步骤120沉积第一外延层238。在图14所示的一些实施方式中，可自通道层208的露出侧壁、半导体衬垫层232的露出表面、与基板202的露出表面选择性外延形成第一外延层238，而内侧间隔物236与半导体衬垫层232维持覆盖牺牲层206的侧壁。步骤120所用的合适外延工艺可包含气相外延、超高真空化学气相沉积、分子束外延及/或其他合适工艺。步骤120的外延成长工艺可采用气态前驱物，其可与基板202、通道层208、与半导体衬垫层232的组成作用。在一些实施例中，选择步骤120的外延成长工艺参数，使第一外延层238不外延沉积于内侧间隔物结构236上。换言之，过成长的第一外延层238可合并于一些内侧间隔物结构236上。在所述实施例中，第一外延层238覆盖最底部的内侧间隔物结构236。在本发明实施例中，一旦完成步骤120，可维持露出至少一些内侧间隔物结构236。第一外延层238未完全覆盖至少一些内侧间隔物结构236。由于第一外延层238沉积于半导体衬垫层232上，第一半导体层238可完全覆盖半导体衬垫层232，且半导体衬垫层232可与后续形成的外延层分开。
73.在图14所示的一些实施例中，通道层208的组成为硅，且每一通道层208的末端表面包含(100)结晶平面。由观察可知沉积于这些末端表面上的第一外延层238具有(111)平面或(111)结晶方向上的晶面。如此一来，在沿着y方向(如虚置栅极堆叠220的长度方向)的视角中，第一外延层238可具有钻石形、菱形或其部分。本发明实施例的半导体衬垫层232可扩大通道层208的成长末端表面，且最终钻石形或菱形的第一外延层238可大于不采用半导体衬垫层232所形成的第一外延层238。
74.第一外延层238中的缺陷或空洞会造成后续沉积于第一外延层238上的外延层中的缺陷。如图14所示，半导体衬垫层232可增加半导体表面的面积并减少介电表面的面积，进而提供更适于沉积第一外延层238的外延成长表面。第一外延层238可具有不同组成，端视半导体装置如工件200上的多桥通道晶体管(如图20所示的多桥通道晶体管280)的导电型态而定。当多桥通道晶体管为n型时，第一外延层238可包含硅且可掺杂n型掺质如磷或砷。当多桥通道晶体管为p型时，第一外延层238可包含硅锗且可掺杂p型掺质如硼或镓。
75.如图1及图15所示，方法100的步骤122沉积第二外延层240于第一外延层238上。在一些实施例中，可自第一外延层238选择性地外延形成第二外延层240。步骤122所用的合适外延工艺可包含气相外延、超高真空化学气相沉积、分子束外延及/或其他合适工艺。步骤122的外延成长工艺可采用气态前驱物，其可与第一外延层238的组成作用。第二外延层240可过成长或合并于第一外延层238未覆盖的(露出的)内侧间隔物结构236上，以实质上填入源极/漏极沟槽228。
76.第二外延层240可具有不同组成，端视半导体装置如工件200上的多桥通道晶体管的导电型态而定。当多桥通道晶体管为n型时，第二外延层240可包含硅且可掺杂n型掺质如磷或砷。当多桥通道晶体管为p型时，第二外延层240可包含硅锗且可掺杂p型掺质如硼或
镓。当第一外延层238与第二外延层240的组成为类似的半导体材料且掺杂类似掺质时，其锗含量或掺质浓度不同以达不同组成。当第一外延层238与第二外延层240为n型时，两者的组成可为硅且第二外延层240中的n型掺质浓度大于第一外延层238中的n型掺质浓度。当第一外延层238与第二外延层240为p型时(比如组成为硅锗)，第二外延层240中的锗含量与p型掺质浓度大于第一外延层238中的锗含量与p型掺质浓度。第二外延层240中的较大掺质浓度有助于减少电阻。第二外延层240中较大的锗含量，使第二外延层240施加应力至通道层208(以及自通道层形成的通道组件)，以改善空穴迁移率。第一外延层238中较低的锗含量可作为无锗的通道层208与第二外延层240之间的过渡层，以减少缺陷与接点电阻。
77.如图1及图16所示，方法100的步骤124可沉积第三外延层242于第二外延层240上。在一些实施例中，可自第二外延层选择性地外延形成第三外延层242。步骤124所用的合适外延工艺可包含气相外延、超高真空化学气相沉积、分子束外延及/或其他合适工艺。步骤124的外延成长工艺可采用气态前驱物，其可与第二外延层240的组成作用。第三外延层242可具有不同组成，端视半导体装置如工件200上的多桥通道晶体管的导电型态而定。当多桥通道晶体管为n型时，第三外延层242可包含硅且可掺杂n型掺质如磷或砷。当多桥通道晶体管为p型时，第三外延层242可包含硅锗且可掺杂p型掺质如硼或镓。虽然第三外延层242与第二外延层240的组成可为类似的半导体材料甚至可掺杂类似掺质，其锗含量或掺质浓度不同以具有不同组成。由于第三外延层242可作为外延盖层以保护第二外延层240，第三外延层242的抗蚀刻性大于第二外延层的抗蚀刻性。在需要n型多桥通道晶体管的一实施例中，第三外延层242包括磷化硅，而第三外延层242中的磷掺杂浓度小于第二外延层240中的磷掺杂浓度。这是因为实验显示磷掺质会加速蚀刻。在需要p型多桥通道晶体管的另一实施例中，第三外延层242包括掺杂硼的硅锗(如硼化硅锗)，且第三外延层242中的硼掺杂浓度大于第二外延层240中的硼掺杂浓度。这是因为实验显示硅锗中的硼掺质会减慢蚀刻。源极/漏极区212sd中的第一外延层238、第二外延层240、与第三外延层242，可一起视作源极/漏极结构244或外延的源极/漏极结构244。
78.在一些实施例中，可在沉积第三外延层242之后进行退火工艺。退火工艺可包含快速热退火工艺、激光峰值退火工艺、快闪退火工艺或炉退火工艺。退火工艺包含的峰值退火温度可介于约900℃至约1000℃之间。在这些实施方式中，峰值退火温度可维持数秒至数微秒。经由退火工艺，可达半导体主体如硅锗或硅中的掺质所需的电子贡献。退火工艺亦可产生空位，以利掺质自间隙点位移动至取代晶格点位，并减少半导体主体的晶格中的损伤或缺陷。
79.如图1与图17至图20所示，方法100的步骤126进行后续工艺。举例来说，这些后续工艺可包括沉积接点蚀刻停止层246于工件200上(如图17所示)，沉积层间介电层248于接点蚀刻停止层246上(如图17所示)，移除虚置栅极堆叠220(如图18所示)，选择性移除通道区212c中的牺牲层206并释放通道层208以作为通道组件2080(如图19所示)，以及形成栅极结构260于通道区212c上(如图20所示)。如图17所示，在形成层间介电层248之前形成接点蚀刻停止层246。在一些例子中，接点蚀刻停止层246包含氮化硅、氮氧化硅及/或本技术领域已知的其他材料。接点蚀刻停止层246的形成方法可为原子层沉积、等离子体辅助化学气相沉积工艺及/或其他合适的沉积工艺。接着沉积层间介电层248于接点蚀刻停止层246上。在一些实施例中，层间介电层248包括的材料可为四乙氧基硅烷的氧化物、未掺杂的硅酸盐
玻璃、掺杂氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃或硼硅酸盐玻璃)及/或其他合适的介电材料。层间介电层248的沉积方法可为等离子体辅助化学气相沉积工艺或其他合适的沉积技术。在一些实施例中，形成层间介电层248之后，可退火工件200以改善层间介电层248的完整性。如图17所示，接点蚀刻停止层246可直接位于第三外延层242的上表面上。
80.如图17所示，沉积接点蚀刻停止层246与层间介电层248之后，可由平坦化工艺平坦化工件200以露出虚置栅极堆叠220。举例来说，平坦化工艺可包含化学机械研磨工艺。暴露虚置栅极堆叠220，可移除虚置栅极堆叠220并释放通道层208，如图19所示。移除虚置栅极堆叠220，可形成栅极沟槽250于通道区212c上，如图18所示。移除虚置栅极堆叠220的方法，可包含一或多道蚀刻工艺，其对虚置栅极堆叠220的材料具有选择性。举例来说，移除虚置栅极堆叠220的方法可采用选择性湿蚀刻、选择性干蚀刻或上述的组合，其对虚置栅极堆叠220具有选择性。在移除虚置栅极堆叠220之后，可露出栅极沟槽250中的通道区212c中的通道层208与牺牲层206的侧壁。
81.如图18及图19所示，在移除虚置栅极堆叠220之后，方法100的步骤可选择性移除通道区212c中的通道层208之间的牺牲层206。选择性移除牺牲层206可释放图18中的通道层208，以形成图19所示的通道组件2080。选择性移除牺牲层206亦可保留空间252于通道组件2080之间。选择性移除牺牲层206的方法，可为选择性干蚀刻、选择性湿蚀刻或其他选择性蚀刻工艺。选择性干蚀刻工艺的例子可采用一或多种氟为主的蚀刻剂，比如氟气或碳氢氟化物。选择性湿蚀刻工艺的例子可包含氢氧化铵、过氧化氢、与水的混合物。选择性移除牺牲层206的步骤，可视作通道释放工艺。在一些例子中，通道释放工艺可部分或完全地移除空间252中露出的半导体衬垫层232。
82.如图20所示，方法100可包含额外步骤，比如形成栅极结构260以包覆每一通道组件2080。在一些实施例中，栅极结构260形成于栅极沟槽250中，并形成于移除牺牲层206所留下的空间252中。在此考虑下，栅极结构260包覆每一通道组件2080。栅极结构260包括栅极介电层254与栅极层256位于栅极介电层254上。在一些实施例中，栅极介电层254包含界面层与高介电灀的栅极介电层(未图示)。此处所用与所述的高介电常数的介电材料，其介电常数可大于热氧化硅的介电材料(约3.9)。界面层可包含介电材料如氧化硅、硅酸铪或氮氧化硅。界面层的形成方法可为化学氧化、热氧化、原子层沉积、化学气相沉积及/或其他合适方法。高介电常数的栅极介电层可包含氧化铪。高介电常数的栅极介电层可改为包含其他高介电常数的介电材料，比如氧化钛、氧化铪锆、氧化钽、氧化铪硅、二氧化锆、氧化锆硅、氧化镧、氧化铝、氧化锆、氧化钇、钛酸锶、钛酸钡、氧化钡锆、氧化铪镧、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、钛酸钡锶、氮化硅、氮氧化硅、上述的组合或其他合适材料。高介电常数的栅极介电层的形成方法可为原子层沉积、物理气相沉积、化学气相沉积、氧化及/或其他合适方法。
83.栅极结构260的栅极层256可包含单层或多层结构，比如具有选定功函数以增进装置效能的金属层(如功函数金属层)、衬垫层、湿润层、粘着层、金属合金或金属硅化物。举例来说，栅极层256可包含氮化钛、钛铝、氮化钛铝、氮化钽、钽铝、氮化钽铝、碳化钽铝、碳氮化钽、铝、钨、镍、钛、钌、钴、铂、碳化钽、氮化钽硅、铜、其他耐火金属、其他合适的金属材料或上述的组合。在多种实施例中，栅极层256的形成方法可为原子层沉积、物理气相沉积、化学
气相沉积、电子束蒸镀或其他合适工艺。在多种实施例中，可进行化学机械研磨工艺以移除多余材料，进而提供栅极结构260的实质上平坦上表面。栅极结构260包括的部分夹设于通道区212c中的通道组件2080之间。
84.如图20所示，一旦完成步骤126，即实质上形成多桥通道晶体管280。多桥通道晶体管280包括通道组件2080，其沿着z方向垂直堆叠。栅极结构260包覆每一通道组件2080。通道组件2080沿着x方向延伸或夹设于两个源极/漏极结构244之间。每一源极/漏极结构244包括第一外延层238、第二外延层240位于第一外延层238上、以及第三外延层242位于第二外延层240上。第一外延层238接触基板202、通道组件2080、半导体衬垫层232、与一些内侧间隔物结构236。第二外延层240接触第一外延层238、内侧间隔物结构236、与第三外延层240。第二外延层240与通道组件2080隔有第一外延层238。此外，第二外延层240与半导体衬垫层232隔有第一外延层238或内侧间隔物结构236。由于半导体衬垫层232的组成为半导体材料如硅，其可作为延伸物或区域促进物以改善通道组件2080与源极/漏极结构244之间的接点。
85.本发明的一或多个实施例提供许多优点至半导体装置与其形成方法，但不局限于此。举例来说，本发明实施例提供的内侧间隔物衬垫层的组成可为半导体材料。内侧间格物衬垫层有利于形成外延源极/漏极结构、改善通道组件与源极/漏极结构之间的接点、并避免栅极短接至源极/漏极。
86.本发明一实施例关于半导体装置。半导体装置包括第一源极/漏极结构与第二源极/漏极结构位于基板上；多个通道组件延伸于第一源极/漏极结构与第二源极/漏极结构之间；多个内侧间隔物结构，与通道组件交错；栅极结构，包覆每一通道组件；以及半导体衬垫层，夹设于栅极结构与每一内侧间隔物结构之间。
87.在一些实施例中，半导体衬垫层夹设于每一内侧间隔物结构与多个通道组件的相邻通道组件之间。在一些实施例中，半导体衬垫层包括硅。在一些例子中，第一源极/漏极结构包括硅与n型掺质。在一些实施例中，第一源极/漏极结构包括硅锗与p型掺质。在一些实施例中，第一源极/漏极结构包括第一外延层与第二外延层位于第一外延层上。第一外延层与第二外延层掺杂掺质，其中第二外延层中的掺质浓度大于第一外延层中的掺质浓度。在一些实施方式中，第一外延层接触半导体衬垫层，且第二外延层与半导体衬垫层分开。
88.本发明另一实施例关于半导体结构。半导体结构包括第一外延结构与第二外延结构；多个纳米结构沿着第一方向延伸于第一外延结构与第二外延结构之间；多个内侧间隔物结构与纳米结构交错；栅极结构包覆每一纳米结构；以及硅衬垫层夹设于栅极结构与每一内侧间隔物结构之间。硅衬垫层接触第一外延结构与第二外延结构。
89.在一些实施例中，硅衬垫层夹设于每一内侧间隔物结构与多个纳米结构的相邻纳米结构之间。在一些例子中，纳米结构由硅衬垫层耦接在一起。在一些实施方式中，第一外延结构包括第一外延层与第二外延层。第一外延层与第二外延层掺杂掺质，其中第二外延层中的掺质浓度大于第一外延层中的掺质浓度。在一些实施方式中，第一外延层接触硅衬垫层，而第二外延层与硅衬垫层分开。在一些实施例中，第一外延结构包括硅而掺质为n型掺质。在一些实施例中，第一外延结构包括硅锗而掺质为p型掺质。
90.本发明又一实施例关于半导体装置的形成方法。方法包括形成堆叠于基板上，其中堆叠包括交错的多个硅层与多个硅锗层；自堆叠与基板形成鳍状结构，且鳍状结构包括
通道区与源极/漏极区；使源极/漏极区凹陷以形成源极/漏极沟槽，其露出硅层与硅锗层的侧壁；使硅锗层选择性地部分凹陷，以形成多个内侧间隔物凹陷；沉积半导体层于内侧间隔物凹陷上；沉积内侧间隔物层于半导体层上；回蚀刻半导体层与内侧间隔物层，以形成多个内侧间隔物结构于内侧间隔物凹陷中；在回蚀刻之后，形成源极/漏极结构于源极/漏极沟槽中；释放通道区中的硅层以作为多个通道组件；以及形成栅极结构于每一通道组件周围。
91.在一些实施例中，沉积半导体层的步骤包括外延沉积硅层。在一些实施方式中，沉积半导体层之后，半导体层接触硅锗层。在一些例子中，形成源极/漏极结构的步骤包括：沉积第一外延层；以及沉积第二外延层于第一外延层上。在一些实施例中，沉积第一外延层的步骤包括沉积第一外延层以接触硅层与半导体层。在一些例子中，第二外延层与半导体层分开。
92.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。