集成芯片的制作方法

1.本发明实施例是关于半导体装置，特别是关于具有盖层的集成芯片及其制造方法。


背景技术：

2.随着半导体集成电路(ic)的尺寸及部件尺寸微缩，形成集成电路的元件密度增加且元件之间的间隔减小。随着任何两个邻近的导电部件之间的距离减少，所产生的电容增加，这将增加功耗及时间延迟。因此，目前正在研究制造技术及装置设计，以降低集成电路尺寸，并维持或改善集成电路的性能。


技术实现要素：

3.本发明实施例提供一种集成芯片，包括：第一互连介电层，设置在基板上；第一互连导电结构，延伸穿过第一互连介电层；第一盖层，设置在第一互连导电结构上，其中第一盖层包括第一二维材料(two-dimensional material)；第二盖层，设置在第一盖层上，其中第二盖层包括不同于第一二维材料的第二二维材料；蚀刻停止层，设置在第一互连介电层及第二盖层上；第二互连介电层，设置在蚀刻停止层上；以及第二互连导电结构，延伸穿过第二互连介电层及蚀刻停止层，以接触第一互连导电结构。
4.本发明实施例提供一种集成芯片，包括：第一互连介电层，设置在基板上；第一互连导电结构，延伸穿过第一互连介电层；第二互连导电结构，延伸穿过第一互连介电层且横向地位于第一互连导电结构旁；第一盖层，设置在第一互连导电结构上且包括第一二维材料；第二盖层，设置在第二互连导电结构上方且包括第一二维材料；第三盖层，设置在第一盖层上且包括不同于第一二维材料的第二二维材料；蚀刻停止层，设置在第三盖层及第一互连介电层上；以及第三互连导电结构，延伸穿过第三盖层以电性接触第一互连导电结构。
5.本发明实施例提供一种集成芯片的形成方法，包括：形成第一互连介电层于基板上；形成第一互连导电结构于第一互连介电层内且延伸穿过第一互连介电层；选择性地形成第一盖层于第一互连导电结构上；形成第二盖层于第一盖层上；形成蚀刻停止层于第二盖层及第一互连介电层上；形成第二互连介电层于蚀刻停止层上；以及形成第二互连导电结构于第二互连介电层及蚀刻停止层内且延伸穿过第二互连介电层及蚀刻停止层，以接触第一互连导电结构。
附图说明
6.由以下的详细叙述配合所附图式，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
7.图1绘示出集成芯片的一些实施例的剖面图，集成芯片具有第一盖层及第二盖层，设置在第一互连导电结构的最顶表面上。
8.图2a、图2b、图3、图4及图5绘示出集成芯片的一些实施例的剖面图，集成芯片具有第一盖层，直接设置在第一互连导电结构的最顶表面上、以及第二盖层，直接设置在第一盖层上。
9.图6绘示出集成芯片的一些实施例的剖面图，集成芯片具有第一盖层及第二盖层，设置在第一互连导电结构的最顶表面上，其中第一互连导电结构耦合至半导体装置，且其中第二互连导电结构在第一互连导电结构上并电性耦合至第一互连导电结构。
10.图7及图8绘示出集成芯片的一些其他实施例的剖面图，集成芯片具有第一盖层及第二盖层，设置在第一互连导电结构的最顶表面上，且具有第二互连导电结构，设置在第一互连导电结构上并电性耦合至第一互连导电结构。
11.图9-图12、图13a-图13b、图14a-图14b、图15a-图15b、图16a-图16c、图17a-图17c、及图18-图21绘示出形成集成芯片的一些实施例的剖面图，集成芯片具有第一盖层及第二盖层，设置在第一互连导电结构的最顶表面上。
12.图22绘示出对应图9-图12、图13a-图13b、图14a-图14b、图15a-图15b、图16a-图16c、图17a-图17c、及图18-图21的方法的一些实施例的流程图。
13.其中，附图标记说明如下：
14.100，200a，200b，300：剖面图
15.102：基板
16.104：互连结构
17.106：下互连导孔
18.108：下互连介电层
19.110：第一蚀刻停止层
20.112：第一互连介电层
21.112t：最顶表面
22.114：第二蚀刻停止层
23.116：第一阻障层
24.118：第一衬层
25.120：第一互连导电结构
26.120t：最顶表面
27.122，122a：第一盖层
28.122b：最底表面
29.122t：最顶表面
30.124：第二盖层
31.124t：最顶表面
32.400，500，600，700，800，900：剖面图
33.402：保护层
34.602：半导体装置
35.604：源极/漏极区
36.606：栅极电极
37.608：栅极介电层
38.610：第二互连介电层
39.612：第二互连导电结构
40.612b：最底表面
41.614：第三互连导电结构
42.1000，1100，1200，1300a，1300b，1400a，1400b：剖面图
43.1500a，1500b，1600a，1600b，1600c：剖面图
44.1700a，1700b，1700c：剖面图
45.1002：开口
46.1102：第一连续阻障层
47.1104：第一连续衬层
48.1106：第一导电材料
49.1800，1900，2000，2100：剖面图
50.1802：第一上互连介电层
51.1804：第三蚀刻停止层
52.1806：第二上互连介电层
53.1902：开口
54.2002：第二连续阻障层
55.2004：第二连续衬层
56.2006：第二导电材料
57.2102：第二阻障层
58.2104：第二衬层
59.2200：方法
60.2202，2204，2206，2208，2210，2212，2214：动作
61.d1：第一距离
62.t1：第一厚度
63.t2：第二厚度
64.t3：第三厚度
65.w1：第一宽度
66.w2：第二宽度
具体实施方式
67.以下公开提供了许多的实施例或范例，用于实施本发明实施例的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考参考符号及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
68.再者，其中可能用到与空间相对用词，例如「在
…
之下」、「下方」、「较低的」、「上
方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作程序中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
69.集成芯片可以包括一些半导体装置(例如，晶体管、电容器、电感器等等)及/或设置在半导体基板之上及/或之内的存储器装置。互连结构可以设置在半导体基板上方且耦合到半导体装置。互连结构可以包括互连导电结构，例如互连线(interconnect wire)及互连介电层内的互连导孔。互连导电结构提供设置在半导体基板之内及/或之上的不同半导体装置之间的电性路径。
70.互连结构的一些实施例包括设置在互连介电层内的第一互连导电结构。在一些实施例中，随着第一互连导电结构的宽度减小，第一互连导电结构的电阻率(resistivity)增加，这降低了互连结构的可靠度。此外，在一些情况下，随着第一互连导电结构的宽度减小，电迁移(electromigration)增加，这降低了互连结构的可靠度。
71.可以在第一互连导电结构的最顶表面上形成包括第一盖层，例如，包括石墨烯(graphene)或一些其他第一二维材料的，以降低第一互连导电结构的电阻率及电迁移。在一些实施例中，第一盖层的第一二维材料可以是具有平面的、六方结构(hexagonal structure)的材料，例如：石墨烯、六方氮化硼、硫化钼(molybdenum sulfide)、硫化钽(tantalum sulfide)、硫化铪、硒化钨(tungsten selenide)、硼碳酸盐(borocarbonate)、单锗(germanane)、ni3(hitp)2或一些其他具有二维晶体结构的合适材料。然而，在一些实施例中，将沉积在第一盖层上的其他层(例如：蚀刻停止层、互连介电层、阻障层、衬层或其他膜层)不能良好地附着至第一盖层包括的材料。因此，当使用某些材料作为第一互连导电结构上的第一盖层时，可能会损害互连结构的结构完整性。
72.本发明的各种实施例关于互连结构，其包括第一互连导电结构上的第一盖层上及第一盖层上的第二盖层。在这样的实施例中，第一盖层及第二盖层包括不同的二维材料。第一盖层直接设置在第一互连导电结构的最顶表面上，且第二盖层直接设置在第一盖层上。第一盖层包括的第一二维材料降低第一互连导电结构的电迁移及电阻率。相较于第一盖层的第一二维材料，第二盖层包括的第二二维材料与将沉积在第一互连导电结构上的其他层(例如，蚀刻停止层、互连介电层、阻障层、衬层等等)具有较佳的附着性。因此，第二盖层减轻第一盖层可能有的任何附着问题，使得第一盖层仍然可以用于降低第一互连导电结构的电阻率及电迁移，以提高互连结构的可靠度而不会损害互连结构的结构完整性。
73.图1绘示出集成芯片的一些实施例的剖面图100，集成芯片包括互连结构，其具有在第一导电结构上的第一盖层及第二盖层。
74.图1的集成芯片包括设置在基板102上的互连结构104。在一些实施例中，互连结构104包括下互连导孔106及设置在下互连导孔106上并耦合到下互连导孔106的第一互连导电结构120。在一些实施例中，互连结构104还包括下互连介电层108，其中下互连导孔106嵌入下互连介电层108并延伸穿过下互连介电层108，且包括第一互连介电层112，其中第一互连导电结构120嵌入第一互连介电层112并延伸穿过第一互连介电层112。在一些实施例中，第一蚀刻停止层110可以设置在下互连介电层108与第一互连介电层112之间。在一些这这样的实施例中，第一互连导电结构120可以延伸穿过第一蚀刻停止层110以电性接触下互连
导孔106。
75.此外，在一些实施例中，互连结构104可以耦合到一或多个半导体装置(例如，晶体管、电感器、电容器等等)及/或设置基板102之上及/或之内的存储器装置(未示出)。因此，互连结构104的导电部件(例如，下互连导孔106、第一互连导电结构120)可以彼此电性耦合且与任何下方的或上方的装置(未示出)电性耦合，以为由集成芯片传输的信号(例如，电压、电流)提供导电路径。
76.在一些实施例中，多于一个第一互连导电结构120嵌入第一互连介电层112。在一些实施例中，第一互连结构120具有最外侧壁，其接触第一阻障层116且被接触第一阻障层116的第一衬层118围绕。在一些实施例中，第一阻障层116可包括减缓第一互连导电结构120扩散至第一互连介电层112的材料，从而降低在互连结构的串扰(cross-talk)。此外，在一些实施例中，第一衬层118可以是晶种层(seed layer)，以助于形成第一互连导电结构120于第一衬层118上。在一些其他实施例中，第一衬层118可以是胶层，其中第一互连导电结构120比第一阻障层116更好地黏附到第一衬层118上。此外，在一些实施例中，第一衬层118及/或第一阻障层116覆盖第一互连导电结构120的最底表面。
77.在一些实施例中，随着第一互连导电结构120的关键尺寸(critical dimension)减小，第一互连导电结构120的电阻率增家，从而降低了互连结构104的可靠度。在一些实施例中，临界尺寸定义为第一互连导电结构120的最小尺寸，例如图1中的第一距离d1。在一些实施例中，第一距离d1不包括第一衬层118及/或第一阻障层116，而在其他实施例中，第一距离d1包括第一衬层118及/或第一阻障层116。在一些实施例中，举例而言，第一距离d1的范围为约5埃(angstrom)至约500埃之间。
78.在一些实施例中，第一盖层122设置在第一互连导电结构120的最顶表面120t上。在一些实施例中，第一盖层122包括降低第一互连导电结构120的电阻率的第一二维材料。。在一些实施例中，第一盖层122的第一二维材料可以包括，例如具有二维结构(例如，六方晶体结构、平面晶体结构)的材料，如：石墨烯、夹层石墨烯(intercalated graphene)、氮掺杂石墨烯、氧石墨烯(oxygen-graphene)、改良的石墨烯(modified graphene)或一些其他类型的石墨烯。在一些其他实施例中，第一盖层122可以包括，例如六方氮化硼、硫化钼、硫化钽、硫化铪、硒化钨、硼碳酸盐、单锗(germanane)、ni3(hitp)2或具有二维晶体结构的一些其他合适的材料。在一些实施例中，第一盖层122还可以降低第一互连导电结构120的电迁移。通过改善第一互连导电结构120的电迁移，第一盖层122允许第一互连导电结构120承受高电流而不会改变形状及/或不会击穿(breaking down)。
79.在一些实施例中，第一盖层122的第一二维材料可能不具有悬空键(dangling bond)且不能良好地黏附至设置在第一盖层122上方的层，例如第二蚀刻停止层114。因此，在一些实施例中，第二盖层124设置在第一盖层122上。在一些实施例中，第二盖层124包括不同于第一二维材料的第二二维材料，其中上方的膜层/部件，例如第二蚀刻停止层114，相较于第一盖层122的第一二维材料，较佳地黏附到第二盖层124的第二二维材料。换言之，在一些实施例中，第二盖层124作为第一盖层122及任何上方的膜层/部件(例如，第二蚀刻停止层114)之间的胶层。在一些实施例中，第二盖层124的第二二维材料可以包括，例如：六方氮化硼、硫化钼、硫化钽、硫化铪、硒化钨、硼碳酸盐、单锗(germanane)、ni3(hitp)2或具有二维晶体结构的一些其他合适的材料。
80.在一些实施例中，第一盖层122选择性地沉积至第一互连导电结构120上，并且不形成在第一互连介电层112上。在一些实施例中，第一盖层122也选择性地沉积至第一衬层118及/或第一阻障层116上。在一些实施例中，选择性的沉积是基于第一盖层122的第一二维材料不同于第一互连介电层112。此外，在一些实施例中，选择性的沉积是基于用来活化或去活化(deactivate)某些膜层的预处理技术，使得第一盖层122选择性地形成在第一互连导电结构120上。应理解的是，其他选择性沉积的技术也在本公开的范围内。通过避免在第一互连介电层112上的第一盖层122的沉积及随后的移除，第一盖层122的选择性沉积可以增加互连结构104的可靠度，从而减缓由移除制程(例如，蚀刻)对第一互连介电层112的损坏。
81.进一步地，在一些实施例中，第二盖层124也选择性地沉积在第一盖层122上。因此，在一些实施例中，第二盖层124直接接触第一盖层122且不直接接触第一互连介电层112。在一些实施例中，第二蚀刻停止层114设置在第二盖层124及第一互连介电层112上，以保护第一互连介电层112及/或第二盖层124免于之后的沉积制程(例如，物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)、溅镀(sputtering)等等)、图案化制程(例如，微影)及/或移除制程(例如，化学机械平坦化(cmp))。由于第二盖层124设置在第一盖层122上，可以减缓第一盖层122及第二蚀刻停止层114之间潜在的黏附问题。因此，第一盖层122及第二盖层124降低第一互连导电结构120的电阻率及电迁移，而不会损害互连结构104的结构完整性。
82.图2a绘示出集成芯片的一些其他实施例的剖面图200a，集成芯片包括互连结构，其具有在第一导电结构上的第一盖层及第二盖层。
83.在一些实施例中，第一阻障层116可以包括，例如：钽、氮化钽、钛、氮化钛、氮化钨或其他材料。在一些实施例中，第一衬层118可以包括，例如：铜、钴、钌或一些其他合适的材料。在一些其他实施例中，第一衬层118可以包括钽、钛、氮化硅或一些其他合适的材料。在一些实施例中，第一盖层122选择性地沉积在第一互连导电结构120的最顶表面120t上，而不沉积在第一衬层118及/或第一阻障层116上。
84.在一些实施例中，第一盖层122可以具有，例如，在约5埃至约500埃之间的第一宽度w1。在一些实施例中，第一盖层122具有，例如，在约3埃至约300埃之间的第一厚度t1。在一些实施例中，第二盖层124选择性地沉积在第一盖层122上。在这样的实施例中，第一盖层122的第一宽度w1可以约等于第二盖层124的第二宽度w2。在一些实施例中，第二宽度w2在例如约5埃至约500埃之间。此外，在一些实施例中，第二盖层124可以具有，例如，在约3埃至约300埃之间的第二厚度t2。在一些实施例中，因为第一盖层122及第二盖层124包括二维材料，所以第一盖层122及第二盖层124的第一厚度t1及第二厚度t2可以相当地小(例如，约3埃)，这有利地降低整体互连结构104的高度。
85.图2b绘示出图2a的剖面图200a的一些替代实施例的剖面图200b。
86.在一些实施例中，第一互连导电结构120的最顶表面120t低于第一互连介电层112的最顶表面112t。在一些这样的实施例中，因为在形成第一互连导电结构120期间，可以回蚀刻部分第一互连导电结构120至低于第一互连介电层112的最顶表面112t，所以可以将第一互连导电结构120的最顶表面112t设置为低于第一互连介电层112的最顶表面112t的下方。在一些其他实施例中，第一互连导电结构120的最顶表面120t可设置为低于第一互连介
电层112的最顶表面112t，这是因为在盖层122选择性沉积在第一互连导电结构120上的期间，第一盖层122与第一互连导电结构120反应。在一些这样的实施例中，第一盖层122可以部分地或完全地设置为低于第一互连介电层112的最顶表面112t。
87.图3绘示出包括互连结构的集成芯片的一些实施例的剖面图300，互连结构具有在第一导电结构上的第一盖层及第二盖层，其中第二盖层比第一盖层宽。
88.在一些实施例中，虽然第一盖层122选择性地沉积在第一互连导电结构120的最顶表面120t上方，而第二盖层124是非选择性地沉积。代替地，在一些这样的实施例中，第二盖层124形成在第一盖层122及第一互连介电层112上方。在一些实施例中，其中在第一互连介电层112内有多于一个第一互连导电结构120，第二盖层124可以连续地延伸于所述多于一个第一互连导电结构120之上以及之间。在这样的实施例中，第二盖层124可以横向地设置在一或多个第一盖层之间122。在这样的实施例中，第二盖层124设置在第一盖层122的外侧壁上以及周围。
89.在一些这样的实施例中，第二盖层124的第二宽度w2大于第一盖层122的第一宽度w1。此外，在一些实施例中，第二盖层124的第二二维材料层是不导电的，使得第一互连导电结构120中的第一个未电性耦合至第一互连导电结构120中的第二个。在一些实施例中，第一盖层122的第一二维材料可以包括导电或不导电的材料。在一些实施例中，第二盖层124将第二蚀刻停止层114与第一互连介电层112分开。
90.图4绘示出包括互连结构的集成芯片的一些实施例的剖面图400，互连结构具有在第一导电结构上的第一盖层及第二盖层，其中保护层横向地围绕第一盖层。
91.在一些实施例中，互连结构104还包括横向地围绕第一盖层122且直接设置在第二蚀刻停止层114及第一互连介电层112之间的保护层402。在一些实施例中，保护层402包括，例如：氮化物(例如，氮化硅)、氧化物(例如，二氧化硅、氮氧化硅)或介电常数在例如约1.5至约3.9之间的一些其他合适的介电材料。在一些实施例中，保护层402具有在例如约1埃至约500埃之间的第三厚度t3。因此，在一些实施例中，保护层402的第三厚度t3可以小于、等于、或大于第一盖层122的第一厚度t1。在一些实施例中，保护层402选择性地沉积至第一互连介电层112上，以保护第一互连介电层112免于之后的制程步骤的损害，例如第二盖层124的选择性沉积。在一些实施例中，保护层402也选择性地沉积在第一阻障层116及/或第一衬层118上。
92.在一些实施例中，第一互连介电层112及下互连介电层108可各自包括，例如：氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、低介电常数(low-k)氧化物(例如，碳掺杂氧化物、sicoh)、或具有介电常数在例如约1.5至约3.9之间的一些其他低介电常数介电材料。在一些实施例中，第一蚀刻停止层110及第二蚀刻停止层114可各自包括，例如：氮化硅、碳化硅或一些其他合适的蚀刻停止材料。在一些实施例中，第一蚀刻停止层110及/或第二蚀刻停止层114可以包括各种材料的多层。
93.图5绘示出包括互连结构的集成芯片的一些实施例的剖面图500，互连结构具有在第一导电结构上的第一盖层及第二盖层，其中第二盖层直接设置在第一盖层及保护层上。
94.在一些实施例中，第二盖层124设置在保护层402及第一盖层122上。
95.在这样的实施例中，可以不选择性地沉积第二盖层124在第一盖层122上。在一些
实施例中，第二盖层124的第二二维材料是不导电的。此外，在一些实施例中，保护层402的第三厚度t3可以小于第一盖层122的第一厚度t1。
96.在这样的实施例中，第二盖层124的最底表面可以低于第一盖层122的最顶表面。
97.图6绘示出包括互连结构的集成芯片的一些实施例的剖面图600，互连结构具有在第一导电结构上的第一盖层及第二盖层，其中第二互连导电结构设置在第一导电结构上并耦合到第一导电结构上，且其中半导体装置耦合到第一互连导电结构并设置为低于第一互连导电结构。
98.在一些实施例中，下互连导孔106耦合到下方的半导体装置602。在一些实施例中，下方的半导体装置602可以包括，例如场效晶体管(fet)。在这样的实施例中，半导体装置602可以包括源极/漏极区604，设置在基板102之上或之内。源极/漏极区604可以包括基板102的掺杂部分。此外，在一些实施例中，半导体装置602可以包括设置在基板102上以及源极/漏极区604之间的栅极电极606。在一些实施例中，栅极介电层608可以直接设置在栅极电极606与基板102之间。在一些实施例中，下互连导孔106耦合到源极/漏极区604中的一个，而在其他实施例中，下互连导孔106可以耦合到半导体装置602的栅极电极606。在一些进一步的实施例中，应理解的是，互连结构104可以将半导体装置602耦合到一些其他半导体装置、存储器装置、光学装置(photo device)或一些其他电子装置。应理解的是，除了绘示为半导体装置602的场效晶体管外，其他电子/半导体装置也在本公开的范围内，例如，全绕式栅极场效晶体管、鳍式场效晶体管、或其他装置。
99.此外，在一些实施例中，互连结构104可以包括第二互连介电层610。在一些实施例中，第二互连导电结构612及设置在第二互连导电结构612上的第三互连导电结构614延伸穿过第二互连介电层610并嵌入第二互连介电层610。在一些实施例中，第二互连导电结构612是互连导孔，且第三互连导电结构614是互连线。在一些实施例中，第二互连导电结构612及第三互连导电结构614是由双镶嵌(dual damascene)制程形成。
100.在一些实施例中，第二互连导电结构612延伸穿过第二蚀刻停止层114以电性接触第一互连导电结构120。在一些实施例中，第二互连导电结构612的最底表面612b直接接触第二盖层124的最顶表面124t。在一些这样的实施例中，第一盖层122的第一二维材料及第二盖层124的第二二维材料可以包括导电材料。因此，在一些这样的实施例中，虽然第二互连导电结构612不直接接触第一互连导电结构120，但第二互连导电结构612通过包括导电材料的第一盖层122及第二盖层122电性耦合到第一互连导电结构120。
101.图7绘示出集成芯片的一些其他实施例的剖面图700，集成芯片包括互连结构，具有在第一导电结构上的第一盖层及第二盖层，其中第二互连导电结构设置在第二盖层上并延伸穿过第二盖层以接触第一盖层。
102.在一些实施例中，第二互连导电结构612延伸穿过第二盖层124，使得第二互连导电结构612的最底表面612b直接接触第一盖层122的最顶表面122t。在一些这样的实施中，第二盖层124的第二二维材料可以是不导电的。在一些其他实施例中，第二盖层124的第二二维材料可以是导电的。此外，在一些这样的实施例中，第一盖层122的第一二维材料可以是导电的，使得即使第二互连导电结构612不直接接触第一互连导电结构120，第一互连导电结构120与第二互连导电结构612仍然彼此电性接触。
103.此外，在一些实施例中，第一互连导电结构120可以连续地连接到下互连导孔106。
在一些这样的实施例中，第一衬层118及第一阻障层116也可以围绕下互连导孔106的最外侧壁。在一些这样的实施例中，可以通过双镶嵌制程形成第一互连导电结构120及下互连导孔106。在一些实施例中，下互连导孔106、第一互连导电结构120、第二互连导电结构612及第三互连导电结构614可各自包括，例如：钨、铜、钛、铝、钽或一些其他合适的导电材料。
104.图8绘示出包括互连结构的集成芯片的一些其他实施例的剖面图800，互连结构具有在第一导电结构上的第一盖层及第二盖层，其中第二互连导电结构设置在第一盖层及第二盖层上并延伸穿过第一盖层及第二盖层以接触第一互连导电结构。
105.在一些实施例中，第二互连导电结构612延伸穿过第二盖层124及第一盖层122，使得第二互连导电结构612的最底表面612b直接接触第一互连导电结构120的最顶表面120t。在一些这样的实施例中，第一盖层122的第一二维材料及第二盖层124的第二二维材料可以是不导电的。在一些其他实施例中，即使第一盖层122及/或第二盖层124包括导电材料，第二互连导电结构612仍可以延伸穿过第一盖层122及第二盖层124以直接接触第一互连导电结构120。
106.因为第一互连导电结构120的最顶表面120t被第一盖层122及第二盖层124覆盖，以及在一些实施例中，被第二互连导电结构612覆盖，所以减少了第一互连导电结构120的电迁移及电阻率，从而增加互连结构104的可靠度。
107.图9-图12、图13a-图13b、图14a-图14b、图15a-图15b、图16a-图16c、图17a-图17c、及图18-图21绘示出形成具有第一盖层及第二盖层的集成芯片的方法的一些实施例的剖面图900-2100，所述第一盖层及第二盖层设置在第一互连导电结构的最顶表面上，以降低电阻率及电迁移，而不牺牲整体集成芯片的结构完整性。虽然图9-图12、图13a-图13b、图14a-图14b、图15a-图15b、图16a-图16c、图17a-图17c、及图18-图21的描述是关于方法，应理解的是，图9-图12、图13a-图13b、图14a-图14b、图15a-图15b、图16a-图16c、图17a-图17c、及图18-图21中公开的结构不限于这种方法，反而可以独自作为独立于该方法的结构。
108.如图9的剖面图900所示，提供基板102。在一些实施例中，基板102可以是或可包括任何类型的半导体基体(semiconductor body)(例如，硅/互补式金属氧化物半导体块体、硅锗(sige)、soi等等)，例如半导体晶圆或晶圆上的一或多个晶粒(die)、以及任何其他类型的半导体及/或形成在其上及/或与其相关的外延层。在一些实施例中，下互连介电层108形成在基板102上方。在一些实施例中，各种半导体装置(例如，晶体管、电感器、电容器等等)及/或存储器装置(未示出)可以设置在基板102上方及/或之内以及在下互连介电层108下方。在一些实施例中，下互连导孔106可形成于下互连介电层108内且耦合至所述各种半导体装置的一或多个及/或存储器装置(未示出)。
109.在一些实施例中，下互连介电层108可以通过沉积制程(例如，旋涂、物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)等等)形成。在一些实施例中，下互连介电层108可以包括，例如，低介电常数(low-k)介电材料(例如，介电常数在约1.5至约3.9之间)，如氮化物(例如，氮化硅、氮氧化硅)、化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、低介电常数氧化物(例如，碳掺杂氧化物、sicoh)或其他一些合适的低介电常数介电材料。
110.在一些实施例中，可以通过图案化(例如，微影/蚀刻)、沉积(例如，物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积(pe-cvd)、原子层沉积、溅镀等等)、及移除(例
如，湿蚀刻、干蚀刻、化学机械平坦化(cmp)等等)制程的各种步骤来形成下互连导孔106于下互连介电层108内。在一些实施例中，下互连导孔106可以包括导电材料，例如：钽、氮化钽，氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的导电材料。
111.在一些实施例中，在下互连导孔106上方及下互连介电层108上方形成第一蚀刻停止层110。在一些实施例中，通过沉积制程(例如，物理气相沉积、化学气相沉积、原子层沉积、旋涂等等)形成第一蚀刻停止层110。在一些实施例中，第一蚀刻停止层110可以包括，例如：碳化硅、二氧化硅、硅氧碳化物、氮化硅、硅碳氮化物、氮氧化硅、硅氧碳氮化物(silicon oxygen carbon nitride)、氮氧化铝、氧化铝或一些其他合适的材料。在一些实施例中，第一蚀刻停止层110包括与下互连介电层108不同的材料。
112.在一些实施例中，通过沉积制程(例如，旋涂、物理气相沉积、化学气相沉积、原子层沉积等等)形成第一互连介电层112。在一些实施例中，第一互连介电层112可以包括，例如，低介电常数介电材料(例如，介电常数在约1.5至大约3.9之间)、例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、低介电常数氧化物(例如，碳掺杂氧化物、sicoh)或其他一些合适的低介电常数介电材料。在一些实施例中，第一互连介电层112包括与下互连介电层108相同的材料，而在其他实施例中，第一互连介电层112包括与下互连介电层108不同的材料。此外，第一互连介电层112包括与第一蚀刻停止层110不同的材料。
113.如图10的剖面图1000所示，在一些实施例中，执行移除制程以在第一互连介电层112中形成开口1002。在一些实施例中，图10的移除制程包括各种微影及移除(例如，湿蚀刻、干蚀刻等等)制程的各种步骤。在一些实施例中，开口1002的宽度等于第一距离d1。在一些实施例中，第一距离d1在例如约5埃至约500埃之间。在一些实施例中，图10的移除制程还移除了部分第一蚀刻停止层110，以露出下互连导孔106。在一些实施例中，在图10的移除制程中使用了两种不同的蚀刻剂，其中第一蚀刻剂移除了部分第一互连介电层112，且其中第二蚀刻剂移除了部分第一蚀刻停止层110。在这样的实施例中，下互连介电层108实质上抵抗移除第一蚀刻停止层110的第二蚀刻剂。
114.如图11的剖面图1100所示，在一些实施例中，在第一互连介电层112及第一蚀刻停止层的开口(图10的1002)内形成第一连续阻障层1102。在一些实施例中，第一连续阻障层1102通过沉积制程(例如，物理气相沉积、化学气相沉积、原子层沉积，溅镀等等)来形成。在一些实施例中，第一连续阻障层1102包括，例如：钽、氮化钽、钛、氮化钛、氮化钨或其他材料。此外，在一些实施例中，第一连续衬层1104形成在第一连续阻障层1102上。在一些实施例中，第一连续衬层1104形成在第一连续阻障层1102上。在一些实施例中，第一连续衬层1104包括，例如：铜、钴、钌、钽、钛、氮化硅或一些其他合适的材料。
115.此外，在一些实施例中，在第一连续衬层1104上形成第一导电材料1106以完全填充开口(图10的1002)。在一些实施例中，通过沉积制程(例如，物理气相沉积、化学气相沉积、原子层沉积，溅镀等等)形成第一导电材料1106。在一些实施例中，第一导电材料1106包括，例如：钽、氮化钽、氮化钛、铜、钴、铝、钌、钼、铱、钨或一些其他合适的导电材料。
116.如图12的剖面图1200所示，在一些实施例中，执行平坦化制程(例如，化学机械平坦化(cmp))以移除设置在第一互连介电层112上方的部分的第一连续阻障层(图11的1102)、第一连续衬层(图11的1104)及第一导电材料(图11的1106)。因此，在图12的平坦化
制程之后，第一互连导电结构120延伸穿过第一互连介电层112且电性耦合到下互连导孔106。此外，在一些实施例中，第一衬层118设置在第一互连导电结构120的外侧壁及/或底表面，且第一阻障层116设置在第一衬层118的外侧壁及/或底表面上。在一些实施例中，第一阻障层116减缓第一互连导电结构120的扩散以降低串扰(cross-talk)，并且在一些实施例中，第一衬层118是用于形成第一互连导电结构120的晶种层或在第一互连导电结构120及第一阻障层116之间的胶层。在一些实施例中，第一互连导电结构120的宽度约等于第一距离d1。在一些其他实施例中，可以使用蚀刻制程来移除设置在第一互连介电层112上的部分第一连续阻障层(图11的1102)、第一连续衬层(图11的1104)及第一导电材料(图11的1106)。
117.如图13a中的剖面图1300所示出，第一盖层122选择性地形成在第一导电互连结构120上。在一些实施例中，第一盖层122通过沉积制程(例如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积等等)、剥离及转移制程、热形成制程或一些其他合适的制程来形成。此外，第一盖层122选择性地形成在第一互连导电结构120上。换言之，在一些实施例中，第一盖层122直接形成在第一互连导电结构120上而不形成在第一互连电介质上层112上。在一些实施例中，选择性的形成或选择性的沉积是基于用来活化或去活化(deactivate)某些膜层的预处理技术，使得第一盖层122选择性地形成在第一互连导电结构120上。在一些实施例中，取决于选择性的沉积预处理技术，第一盖层122可以接触第一衬层118及/或第一阻障层116。应理解的是，其他选择性沉积技术也在本公开的范围内。在一些实施例中，使用选择性沉积来形成第一盖层122减轻了第一二维材料的浪费及对第一互连介电层112的损害。
118.在一些实施例中，第一盖层122包括第一二维材料。第一盖层122的第一二维材料包括的材料减轻第一互连导电结构120的电阻率及电迁移，以增加集成芯片的可靠度。第一盖层122的第一二维材料可以具有平面的、六方的结构，例如石墨烯、六方氮化硼、硫化钼(molybdenum sulfide)、硫化钽(tantalum sulfide)、硫化铪、硒化钨(tungsten selenide)、硼碳酸盐(borocarbonate)、单锗(germanane)、ni3(hitp)2或一些其他具有二维晶体结构的合适材料。在一些实施例中，如果第一盖层122的第一二维材料包括石墨烯，则第一盖层122的第一二维材料可以是夹层石墨烯(intercalated graphene)、氮掺杂石墨烯、氧掺杂石墨烯(oxygen-graphene)、或改良的石墨烯(modified graphene)。在一些实施例中，夹层石墨烯的夹层材料可以是，例如：金属离子(例如，锂、钾、铯、钠等等)、有机化合物(例如，苯、吡啶(pyridine)、呋喃(furan)、苯二酚(catechol)等等)、无机化合物(例如，fecl3、mocl5、aucl3、cucl2、h2so4、alcl3、br2、cl2、hno3等等)、聚合物/寡聚物(例如，聚(甲基丙烯酸甲酯)(poly(methyl methacrylate))、聚苯乙烯(polystyrene)，尼龙6(nylon 6)等等)、或前述的组合。应理解的是，第一二维材料的其他材料也在本公开的范围内。例如，在一些实施例中，可以通过等离子体处理及/或前躯物调整的方式，从上述示例材料进一步改变第一盖层122的第一二维材料。
119.在一些实施例中，例如，当第一盖层122包括石墨烯时，第一盖层122形成于使用碳-氢前躯物(例如，ch4、c2h4、c2h2等等)的腔室中，设定为例如约273k(kelvin)至约773k之间的温度，且设定为例如10-10
torr至大约10-9
torr之间的压力。应理解的是，用于石墨烯的其他制程条件也在本公开的范围内。
120.在一些实施例中，第一盖层122具有例如约3埃至约300埃之间的第一厚度t1。在一些实施例中，第一盖层122具有例如约5埃至约500埃之间的第一宽度w1。在一些实施例中，第一盖层122的第一厚度t1非常小(例如，约3埃)，这至少部分地是因为第一盖层122包括第一二维材料。因此，第一盖层122不会对集成芯片增加明显的高度。
121.图13b绘示出在第一互连导电结构120上形成第一盖层122之后的图13a的一些替代实施例的剖面图1300b。
122.如图13b的剖面图1300b中所示，在一些实施例中，在选择性形成第一盖层122的期间，第一盖层122与第一互连导电结构120反应。因此，在一些实施例中，第一盖层122的最底表面122b设置为低于第一互连介电层112的最顶表面112t。在一些其他实施例中，因为在图12中使用蚀刻制程来形成第一互连导电结构120，所以第一盖层122的最底表面122b设置为低于第一互连介电层112的最顶表面112t。在一些这样的实施例中，当使用蚀刻制程来形成第一互连导电结构120时，可以将第一互连导电结构120蚀刻至低于第一互连介电层112的最顶表面112t。因此，在这样的其他实施例中，第一盖层122的最底表面122b设置为低于第一互连介电层112的最顶表面112t。
123.如图14a的剖面图1400a所示，第二盖层124选择性地形成在第一盖层122上。在一些实施例中，第二盖层124包括不同于第一盖层122的第一二维材料的第二二维材料。在一些实施例中，第二盖层124可以通过选择性沉积制程形成，使得第二盖层124直接接触第一盖层122，但不接触第一互连介电层112。在一些实施例中，第二盖层124通过沉积制程(例如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积等等)、剥离及转移制程、热形成制程或一些其他合适的制程来形成。
124.在一些实施例中，第二盖层124的第二二维材料可以具有平面的、六方的结构，例如石墨烯、六方氮化硼、硫化钼、硫化钽、硫化铪、硒化钨、硼碳酸盐、单锗、ni3(hitp)2或一些其他具有二维晶体结构的合适材料。在一些实施例中，第二盖层124包括有机材料、无机材料、二维材料及/或前述材料的混合物。在一些实施例中，如果第二盖层124的第二二维材料包括石墨烯，则第二盖层124的第二二维材料可以是，例如：夹层石墨烯、氮掺杂石墨烯、氧掺杂石墨烯、或改良的石墨烯。在一些实施例中，夹层石墨烯的夹层材料可以是，例如：金属离子(例如，锂、钾、铯、钠等等)、有机化合物(例如，苯、吡啶、呋喃、苯二酚等等)、无机化合物(例如，fecl3、mocl5、aucl3、cucl2、h2so4、alcl3、br2、cl2、hno3等等)、聚合物/寡聚物(例如，聚(甲基丙烯酸甲酯)、聚苯乙烯(polystyrene)，尼龙6(nylon6)等等)、或前述的组合。应理解的是，第二二维材料的其他材料也在本公开的范围内。举例而言，在一些实施例中，可以通过等离子体处理及/或前躯物调整的方式，从上述示例材料进一步改变第二盖层124的第二二维材料。
125.在一些实施例中，例如，当第二盖层124包括石墨烯时，第二盖层124形成于使用碳-氢前躯物(例如，ch4、c2h4、c2h2等等)的腔室中，设定为例如约273k(kelvin)至约773k之间的温度，且设定为例如10-10
torr至大约10-9
torr之间的压力。应理解的是，用于石墨烯的其他制程条件也在本公开的范围内。
126.在一些实施例中，第二盖层124具有例如约3埃至约300埃之间的第二厚度t2。在一些实施例中，第二盖层124具有例如约5埃至约500埃之间的第二宽度w2。在一些实施例中，第二盖层124的第二厚度t2非常小(例如，约3埃)，这至少部分地是因为第二盖层124包括第
二二维材料。因此，第二盖层124不会对集成芯片增加明显的高度。
127.如图14b的剖面图1400b所示，在一些实施例中，在第一互连介电层112及第二盖层124上方形成第二蚀刻停止层114。在一些实施例中，第二蚀刻停止层层114可以包括，例如：碳化硅、二氧化硅、硅氧碳化物、氮化硅、硅碳氮化物、氮氧化硅、硅氧碳氮化物(silicon oxygen carbon nitride)、氮氧化铝、氧化铝或一些其他合适的材料。在一些实施例中，第二蚀刻停止层114包括与第一互连介电层112不同的材料。在一些实施例中，通过沉积制程(例如，物理气相沉积、化学气相沉积、原子层沉积、旋涂等等)形成第二蚀刻停止层114。在一些实施例中，可以在沉积制程之后执行如平坦化制程(例如，化学机械平坦化)的移除制程，使得第二蚀刻停止层114具有实质上平面的上表面。在一些实施例中，第二蚀刻停止层114完全覆盖第二盖层124。
128.在一些实施例中，如果省略第二盖层124，则相比于第二蚀刻停止层114黏附至第一盖层122，第二蚀刻停止层114更好地黏附至第二盖层124。因此，在一些实施例中，第二盖层124及第二蚀刻停止层114包括彼此良好黏附的材料。此外，在一些实施例中，第二盖层124的第二二维材料也良好地黏附到第一盖层122的第一二维材料。因此，在一些实施例中，第二盖层124作为第一盖层122及第二蚀刻停止层114之间的胶层。
129.图15a及图15b绘示出在第一盖层122上方形成第二盖层124及第二蚀刻停止层114的一些其他实施例。因此，在一些其他实施例中，所述方法可以从图13a或图13b进行到图15a，从而不包含图14a及图14b所绘示的步骤。
130.如图15a的剖面图1500a所示，第二盖层124形成在第一盖层122、第一衬层118、第一阻障层116及第一互连介电层112上方。因此，在一些实施例中，第二盖层124是完全覆盖第一互连介电层112的连续层。在这样的实施例中，第二盖层124比第一盖层122宽。在此类实施方案中，第二盖层124未选择性地仅沉积在第一盖层122上。在一些这样的实施例中，第二盖层124横向地围绕第一盖层122。在一些实施例中，其中在互连介电层112中设置多于一个的第一互连导电结构120，第二盖层124可以连续地延伸于一个以上的第一盖层122之上及之间。换言之，在一些实施例中，第二盖层124延伸于第一盖层122a的第一个及第一盖层122b的第二个，且第一盖层122a的第一个与第一盖层122b中的第二个被第二盖层124间隔开。
131.在一些这样的实施例中，第二盖层124包括第二二维材料，且第二二维材料是不导电的。因此，第二盖层124不会干扰嵌入在第一互连介电层112中的多于一个的第一互连导电结构120之间的电性隔离。
132.如图15b的剖面图1500b所示，第二蚀刻停止层114形成在第二盖层124上方。
133.图16a、图16b及图16c绘示出在第一盖层122上方形成第二盖层124及第二蚀刻停止层114的又一些其他实施例。因此，在又一些其他实施例中，所述方法可以从图13a或图13b进行至图16a，从而不包含图14a、图14b、图15a及图15b所示的步骤。
134.如图16a的剖面图1600a所示，在第一盖层122上方形成第二盖层(例如，图16b的124)之前，在第一互连介电层112上方选择性地形成保护层402。在一些实施例中，保护层402也选择性地形成在第一衬层118及第一阻障层116上方。在一些实施例中，可以使用如以上在图13a中所述的选择性地形成第一盖层122的相同或相似的方法来选择性地形成保护层402。例如，在一些实施例中，可以通过原子层沉积、化学气相沉积、热形成制程、旋涂、或
其他方式在第一互连介电层112上方选择性地形成保护层402。
135.在一些实施例中，保护层402可以包括，例如氮化物(例如，氮化硅)、氧化物(例如，二氧化硅、氮氧化硅)或一些具有介电常数例如在约1.5至约3.9之间的其他合适的介电材料。在一些实施例中，保护层402具有，例如约1埃至约500埃之间的第三厚度t3。因此，在一些实施例中，保护层402的第三厚度t3可以小于、等于或大于第一盖层122的第一厚度t1。在一些实施例中，保护层402选择性地形成在第一互连介电层112上，以保护第一互连介电层112免于之后制程步骤的损害，例如将在第16b图叙述的第二盖层124的选择性沉积。
136.如图16b的剖面图1600b所示，在一些实施例中，随后第二盖层124选择性地形成在第一盖层122上而不是在保护层402之上。在一些实施例中，若保护层402比第一盖层122厚，则保护层402可以横向地围绕第二盖层124的外侧壁。
137.如图16c的剖面图1600c所示，第二蚀刻停止层114形成在第二盖层124及保护层402之上。
138.图17a、图17b图及17c绘示出在第一盖层122上方形成第二盖层124及第二蚀刻停止层114的又一些其他实施例。因此，在又一些其他实施例中，所述方法可以从图13a或图13b进行至图17a，从而不包含图14a、图14b、图15a、图15b、图16a、图16b及图16c所示的步骤。
139.如图17a的剖面图1700a所示，在一些实施例中，在如图16a所描述第一互连介电层112上方选择性地形成保护层402。
140.如图17b的剖面图1700b所示，第二盖层124形成在保护层402及第一盖层122上方。在一些这样的实施例中，第二盖层124是形成于第一盖层122及保护层402上的连续层。因此，在一些这样的实施例中，第二盖层124不是选择性地仅在第一盖层122之上形成。在一些这样的实施例中，为了维持嵌入第一互连介电层112的第一导电结构120(一或多个)的隔离，第二盖层124的第二二维材料是不导电的。
141.如图17c的剖面图1700c所示，第二蚀刻停止层114形成在第二盖层124及保护层402上方。
142.在第二蚀刻停止层114的形成之后，在一些实施例中，所述方法接着可以从图14b进行到图18、从图15b进行到图18、从图16c进行到图18、或从图17c进行至图18。图18的剖面图1800绘示所述方法从图17c进行至图18的实施例。应注意的是，图18-图21的方法中的步骤也可以应用于图14b、图15b及图16c所绘示的实施例。
143.如在图18的剖面图1800中所示，在一些实施例中，第一上互连介电层1802形成于第二蚀刻停止层114上；在第一上互连介电层1802上方形成第三蚀刻停止层1804；以及在第三蚀刻停止层1804上形成第二上互连介电层1806。在一些实施例中，第一上互连介电层1802、第三蚀刻停止层1804及第二上互连介电层1806可以分别由沉积制程(例如，物理气相沉积、化学气相沉积、原子层沉积等等)的方式形成。在一些实施例中，第一互连介电层1802及第二上互连介电层1806可以包括，例如：氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、低介电常数氧化物(例如，碳掺杂氧化物、sicoh)或一些其他介电常数例如在约1.5至大约3.9之间的低介电常数介电材料。在一些实施例中，第三蚀刻停止层1804可各自包括，例如氮化硅、碳化硅或一些其他合适的蚀刻停止材料。在一些其他实施例中，可以省
略第三蚀刻停止层1804及/或第二上互连介电层1806。
144.如图19的剖面图1900所示，在一些实施例中，执行移除制程以在第二上互连介电层1806、第三蚀刻停止层1804、第一上互连介电层1802及第二蚀刻停止层114中形成开口1902。在一些实施例中，开口1902还延伸穿过第二盖层124以露出第一盖层122。在一些其他实施例中，开口1902也可以延伸穿过第一盖层124以露出第一互连导电结构120。例如，在一些实施例中，其中第一盖层122及第二盖层124是不导电的，开口1902可以延伸穿过第一盖层122及第二盖层124。在一些实施例中，图19的移除制程包括微影及移除(例如，湿蚀刻、干蚀刻等等)制程的各个步骤。在一些实施例中，使用多种蚀刻剂来移除第二上互连介电层1806、第三蚀刻停止层1804、第一上互连介电层1802、第二蚀刻停止层114及/或第二盖层124中的不同材料的部分。
145.应理解的是，在一些实施例中，通过使用多个微影及移除制程作为双镶嵌制程的一部分，开口1902具有变化的宽度，以同时在介电结构内形成互连线及互连导孔(例如，在第二上互连介电层1806、第三蚀刻停止层1804及第一上互连介电层1802中)。
146.如图20的剖面图2000所示，在开口(图19的1902)内形成第二连续阻障层2002、第二连续衬层2004及第二导电材料2006。在一些实施例中，第二连续阻障层2002、第二连续衬层2004及第二导电材料2006可以分别包括与第一连续阻障层(图11的1102)、第一连续衬层(图11的1104)及第一导电材料(图11的1106)相同或相似的材料。此外，在一些实施例中，可以分别通过与第一连续阻障层(图11的1102)、第一连续衬层(图11的1104)及第一导电材料(图11的1106)相同或相似的沉积制程来形成第二连续阻障层2002、第二连续衬层2004及第二导电材料2006。
147.如图21的剖面图2100所示，执行平坦化制程(例如，化学机械平坦化)以移除设置在第二上互连介电层1806上方的部分第二连续阻障层(图20的2002)、第二连续衬层(图20的2004)及第二导电材料(图20的2006)。因此，在图21的平坦化制程之后，第二互连导电结构612及第三互连导电结构614延伸穿过第二上互连介电层1806、第三蚀刻停止层1804、第一上互连介电层1802、第二蚀刻停止层114及第二盖层124，并且电性耦合至第一互连导电结构120。此外，在一些实施例中，第二衬层2104设置在第二互连导电结构612及第三互连导电结构614的外侧壁及/或底表面上，且第二阻障层2102设置在第二衬层2104的外侧壁及/或底表面上。
148.在一些实施例中，下互连导孔106、互连导电结构(例如，120、612、614)、介电层(例如，108、112、402、1802、1806)、蚀刻停止层(例如，110、114、1804)、阻障层及衬层(例如，116、118、2102、2104)及盖层(122、124)在基板102上形成互连导电结构104，其提供设置在互连结构104上方及下方的各种电子装置(例如，半导体装置、光学装置、存储器装置等等)之间的导电路径。
149.至少由于第一盖层122及第二盖层，124，降低了第一互连导电结构120的电阻率及电迁移，而未在导电结构104中造成任何黏附问题。应理解的是，第一盖层122及第二盖层124也可以形成在互连结构104的其他导电结构(例如，106、612、614)上，以进一步降低互连结构104的电阻率及电迁移，从而提高互连结构104的可靠度。因此，可以在设置于互连结构104上方及下方的各种电子装置(例如，半导体装置、光学装置、存储器装置等等)之间更可靠地传输信号(例如，电流电压)。
150.图22绘示出对应图9-图12、图13a-图13b、图14a-图14b、图15a-图15b、图16a-图16c、图17a-图17c、及图18-图21所绘示的方法2200的一些实施例的流程图。
151.虽然以下将方法2200绘示及描述为一系列动作或事件，应理解的是，这样的动作或事件的绘示顺序不是以限制性的意义来解释。举例而言，除了本文绘示及/或描述的动作或事件之外，一些动作可以以不同的顺序发生及/或与其他动作或事件同时发生。此外，可能不需要所有所述的动作来实现本文描述的一或多个方面或实施例。再者，本文描述的一或多个动作可以在一或多个单独的动作及/或阶段中执行。
152.在动作2202，形成第一互连介电层于基板上。图9绘示出对应动作2202的一些实施例的剖面图900。
153.在动作2204，形成第一互连导电结构于第一互连介电层内且延伸穿过第一互连介电层。图12绘示出对应动作2204的一些实施例的剖面图1200。
154.在动作2206，选择性地形成第一盖层于第一互连导电结构上。图13a绘示出对应动作2206的一些实施例的剖面图1300a。
155.在动作2208，形成第二盖层于第一盖层上。图14a、图15a、图16b及图17b分别绘示出可以对应动作2208的各种实施例的剖面图1400a、1500a、1600b及1700b。
156.在动作2210，形成蚀刻停止层于第二盖层及第一互连介电层上。图14b、图15b、图16c及图17c分别绘示出可以对应于动作2210的各种实施例的剖面图1400b、1500b、1600c及1700c。
157.在动作2212，形成第二互连介电层于蚀刻停止层上。图18绘示出对应动作2212的一些实施例的剖面图1800。
158.在动作2214，形成第二互连导电结构于第二互连介电层及蚀刻停止层内且延伸穿过第二互连介电层及蚀刻停止层，以接触第一互连导电结构。图21绘示出对应动作2214的一些实施例的剖面图2100。
159.因此，本公开关于一种方法，在互连结构中的第一互连导电结构上选择性地形成第一盖层以降低第一互连导电结构的电阻率及电迁移以及在第一盖层上方形成第二盖层以减少在互连结构中的第一盖层及其他上方膜层之间没有第二盖层可能导致的黏附问题。
160.因此，在一些实施例中，本公开关于集成芯片，包括：第一互连介电层，设置在基板上；第一互连导电结构，延伸穿过第一互连介电层；第一盖层，设置在第一互连导电结构上，其中第一盖层包括第一二维材料；第二盖层，设置在第一盖层上，其中第二盖层包括不同于第一二维材料的第二二维材料；蚀刻停止层，设置在第一互连介电层及第二盖层上；第二互连介电层，设置在蚀刻停止层上；以及第二互连导电结构，延伸穿过第二互连介电层及蚀刻停止层，以接触第一互连导电结构。在一些实施例中，第一盖层的最底表面设置为低于第一互连介电层的最顶表面。在一些实施例中，第二盖层比第一盖层宽且直接接触第一互连介电层及第一盖层。在一些实施例中，第二互连导电结构延伸穿过第一盖层及第二盖层，以直接接触第一互连导电结构。在一些实施例中，第二互连导电结构具有直接接触第二盖层的最底表面。在一些实施例中，第二互连导电结构延伸穿过第二盖层且具有直接接触第一盖层的最底表面。在一些实施例中，集成芯片还包括：保护层，横向地设置在第一盖层旁且直接位于第一互连介电层上。在一些实施例中，第二盖层比第一盖层宽且直接接触保护层及第一盖层。
161.在其他实施例中，本公开关于集成芯片，包括：第一互连介电层，设置在基板上；第一互连导电结构，延伸穿过第一互连介电层；第二互连导电结构，延伸穿过第一互连介电层且横向地位于第一互连导电结构旁；第一盖层，设置在第一互连导电结构上且包括第一二维材料；第二盖层，设置在第二互连导电结构上方且包括第一二维材料；第三盖层，设置在第一盖层上且包括不同于第一二维材料的第二二维材料；蚀刻停止层，设置在第三盖层及第一互连介电层上；以及第三互连导电结构，延伸穿过第三盖层以电性接触第一互连导电结构。在一些实施例中，第一二维材料是导电的。在一些实施例中，集成芯片还包括：第四盖层，设置在第二盖层上，其中蚀刻停止层间隔开第四盖层与第三盖层。在一些实施例中，第三盖层延伸于第一互连介电层上且设置在第二盖层上。在一些实施例中，第二二维材料是非导电的。在一些实施例中，集成芯片还包括：保护层，横向地设置在第一盖层旁、横向地设置在第二盖层旁、且直接设置于第一互连介电层上，其中保护层间隔开第一盖层与第二盖层。在一些实施例中，保护层包括不同于第一互连介电层的材料。在一些实施例中，第三盖层延伸于保护层、第一盖层、及第二盖层上。
162.在又一些其他实施例中，本公开关于一种集成芯片的形成方法，包括：形成第一互连介电层于基板上；形成第一互连导电结构于第一互连介电层内且延伸穿过第一互连介电层；选择性地形成第一盖层于第一互连导电结构上；形成第二盖层于第一盖层上；形成蚀刻停止层于第二盖层及第一互连介电层上；形成第二互连介电层于蚀刻停止层上；以及形成第二互连导电结构于第二互连介电层及蚀刻停止层内且延伸穿过第二互连介电层及蚀刻停止层，以接触第一互连导电结构。在一些实施例中，第一盖层包括第一二维材料，且其中第二盖层包括不同于第一二维材料的第二二维材料。在一些实施例中，第二盖层选择性地沉积于第一盖层上。在一些实施例中，在形成第一盖层之后及在形成第二盖层之前，所述方法还包括：选择性地形成保护层于第一互连介电层上。
163.以上概述数个实施例的特征，以便在本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程及结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神及范围之下，做各式各样的改变、取代及替换。