鳍式场效应晶体管的制造方法与流程

1.本发明涉及半导体集成电路制造领域，特别是涉及一种鳍式场效应晶体管(finfield effect transistor，finfet)的制造方法。


背景技术：

2.随着半导体制程技术的发展，栅极宽度不断缩小，传统平面cmos器件已经不能满足器件的需求，譬如对于短沟道效应的控制。对于20nm以下的技术节点，鳍式场效应晶体管结构具有更好的电学性能。
3.鳍式场效应晶体管的源区和漏区中还会引入嵌入式外延层，通过源区和漏区的嵌入式外延层改变沟道区的应力，从而能改善沟道区的载流子迁移率并从而提高器件的性能。在90nm技术节点开始，引入了嵌入式sige外延层来改善pmos的性能；而在 14nm技术节点开始，引入了嵌入式sip外延层来改善nmos的性能。
4.同时，鳍式场效应晶体管通常还会采用金属栅极结构，金属栅极结构通常为高介电常数(hk)金属栅(mg)即hkmg，金属栅极结构需要通过金属栅替换工艺实现，一种金属栅替换工艺是后栅极工艺(gate-last)。后栅极工艺中，在进行金属栅替换工艺之前需要采用伪栅极结构，伪栅极结构通常由伪栅介质层如氧化层和多晶硅伪栅叠加而成。利用伪栅极结构自对准定义出源漏区的形成区域包括嵌入式外延层的形成区域。伪栅极结构的侧面还形成有侧墙，侧墙包括补偿侧墙(offset spacer)以及硬质掩膜层形成的第二侧墙；补偿侧墙用于实现轻掺杂漏区的自对准定义；第二侧墙则用于嵌入式外延层的形成区域的自对准定义，第二侧墙在嵌入式外延层的凹槽的刻蚀过程中会作为硬质掩膜层。
5.在完成第零层层间膜的形成并平坦化后，后续会进行去除伪栅极结构的步骤，伪栅极结构的去除区域中会形成栅极沟槽，之后会在栅极沟槽中形成金属栅极结构。
6.但是在去除伪栅极结构中，往往会产生鳍体消失的现象，最后会影响器件的性能和产品的良率。


技术实现要素：

7.本发明所要解决的技术问题是提供一种鳍式场效应晶体管的制造方法，能防止在伪栅极结构去除过程中产生鳍体损耗。
8.为解决上述技术问题，本发明提供的鳍式场效应晶体管的制造方法包括如下步骤：
9.步骤一、提供形成有鳍体的半导体衬底，所述鳍体之间具有间隔区域，在所述间隔区域中填充有隔离介质层，所述隔离介质层的顶部表面低于所述鳍体的顶部表面。
10.依次形成伪栅介质层和多晶硅伪栅并图形化形成由图形化后的所述伪栅介质层和所述多晶硅伪栅叠加而成的伪栅极结构；所述伪栅极结构覆盖在位于栅极形成区域的所述鳍体的顶部表面和侧面，所述伪栅极结构还延伸到所述间隔区域的所述隔离介质层的表面上。
11.步骤二、在所述伪栅极结构的侧面形成用于定义轻掺杂漏注入的自对准条件的补偿侧墙(offset spacer)，所述补偿侧墙的形成步骤包括：
12.步骤21、以所述伪栅极结构为自对准条件对所述隔离介质层进行第一次刻蚀使所述间隔区域中所述隔离介质层的顶部表面低于所述伪栅介质层的底部表面。
13.步骤22、采用沉积加刻蚀工艺在所述伪栅极结构的侧面自对准形成第一子侧墙，所述第一子侧墙的底部表面和所述第一子侧墙的材料层沉积之前的所述隔离介质层的顶部表面相平。
14.步骤23、以所述第一子侧墙为自对准条件对所述隔离介质层进行第二次刻蚀使所述间隔区域中所述隔离介质层的顶部表面低于所述第一子侧墙的底部表面。
15.重复步骤22和23在所述伪栅极结构的侧面形成多层所述第一子侧墙，直至各层所述第一子侧墙的叠加厚度达到要求值。
16.步骤24、采用沉积工艺在所述伪栅极结构的侧面自对准形成第二子侧墙，所述第二子侧墙还延伸到所述伪栅极结构外的表面以及所述伪栅极结构的顶部表面，由各层所述第一子侧墙和所述第二子侧墙叠加形成所述补偿侧墙。
17.步骤三、在所述伪栅极结构两侧的所述鳍体中自对准形成嵌入式外延层。
18.步骤四、形成第零层层间膜并进行平坦化使所述第零层层间膜的顶部表面和所述多晶硅伪栅的顶部表面相平。
19.步骤五、进行金属栅替换工艺，包括：
20.步骤51、采用刻蚀工艺去除所述伪栅极结构并在所述伪栅极结构的去除区域中形成栅极沟槽；在去除所述伪栅极结构中，在所述鳍体上所述补偿侧墙防止所述栅极沟槽和所述嵌入式外延层相连通，在所述间隔区域中所述补偿侧墙防止所述栅极沟槽和所述补偿侧墙外的所述隔离介质层的顶部区域相连通，从而能防止产生鳍体损耗。
21.步骤52、在所述栅极沟槽中形成由第二栅介质层和第二金属栅叠加形成的金属栅极结构。
22.进一步的改进是，所述半导体衬底包括硅衬底。
23.进一步的改进是，所述隔离介质层采用浅沟槽隔离氧化层。
24.进一步的改进是，所述隔离介质层采用fcvd工艺形成。
25.进一步的改进是，步骤一中，在所述多晶硅伪栅的顶部表面还形成有第一硬质掩膜层，图形化时，先刻蚀所述第一硬质掩膜层，之后再以所述第一硬质掩膜层为掩膜刻蚀依次刻蚀所述多晶硅伪栅和所述伪栅介质层。
26.进一步的改进是，步骤21中，所述第一次刻蚀对所述隔离介质层的刻蚀量为5nm。
27.进一步的改进是，步骤23中，所述第二次刻蚀对所述隔离介质层的刻蚀量为2nm。
28.进一步的改进是，所述第一子侧墙的材料包括氧化物、氮化物、氮氧化物或低k 材料。
29.进一步的改进是，所述第二子侧墙的材料包括氧化物、氮化物、氮氧化物或低k 材料。
30.进一步的改进是，步骤三包括如下分步骤：
31.步骤31、在所述伪栅极结构的所述补偿侧墙的侧面以及所述鳍体的侧面形成第二侧墙，所述第二侧墙通过第二硬质掩膜层的沉积加全面刻蚀形成。
32.步骤32、以所述伪栅极结构顶部表面的所述第一硬质掩膜层、所述伪栅极结构的侧面的所述第二侧墙、所述鳍体侧面的所述第二侧墙以及所述隔离区域的所述隔离介质层为掩膜对所述伪栅极结构两侧的所述鳍体进行自对准刻蚀形成凹槽。
33.步骤33、在所述凹槽中填充外延层形成所述嵌入式外延层。
34.进一步的改进是，鳍式场效应晶体管为nmos时，所述嵌入式外延层包括sip。
35.进一步的改进是，鳍式场效应晶体管为pmos时，所述嵌入式外延层包括sige。
36.进一步的改进是，在所述半导体衬底上同时集成有nmos和pmos，步骤三重复两次进行，一次步骤三用于形成nmos的所述嵌入式外延层，另一次步骤三用于形成pmos 的所述嵌入式外延层。
37.进一步的改进是，步骤三完成后，还包括以所述伪栅极结构两侧的所述第二侧墙为自对准条件进行源漏注入在所述嵌入式外延层中形成源漏区的步骤。
38.进一步的改进是，步骤52中，所述第二栅介质层包括高介电常数层，所述第二金属栅中包括金属功函数层和金属导电材料层。
39.进一步的改进是，步骤一中，所述鳍体通过对所述半导体衬底进行刻蚀形成，在俯视面上，各所述鳍体呈互相平行的条形结构。
40.进一步的改进是，步骤一中，同一行上的各所述多晶硅伪栅连接在一起并形成多晶硅行；在俯视面上，所述多晶硅行和所述鳍体互相垂直。
41.本发明对用于定义轻掺杂漏注入的自对准条件的补偿侧墙的形成工艺做了特定的设置，在补偿侧墙由一层以上的经过沉积加刻蚀自对准形成的第一子侧墙以及由沉积形成的一层第二子侧墙叠加而成，每层子侧墙沉积之前都会对间隔区域的隔离介质层进行刻蚀即去除一定厚度的隔离介质层，这样使得各子侧墙的底部表面会逐层降低，这样在间隔区域补偿侧墙能在伪栅极结构和伪栅极结构外的隔离介质层之间形成很好的隔离，从而能防止在去除伪栅极结构时在伪栅极结构底部两侧形成连通栅极沟槽和伪栅极结构外的隔离介质层之间的连通槽。
42.同时，第二子侧墙为进行自对准刻蚀，在鳍体上形成嵌入式外延层后能使伪栅极结构和嵌入式外延层之间的间隔区域变长，从而能防止在去除伪栅极结构时在伪栅极结构底部形成和嵌入式外延层相连通的连通槽。
43.所以本发明能同时防止栅极沟槽和伪栅极结构外的隔离介质层和嵌入式外延层产生连通，故最后能避免在伪栅极结构去除过程中产生鳍体损耗并进而能避免产生鳍体消失缺陷。
附图说明
44.下面结合附图和具体实施方式对本发明作进一步详细的说明：
45.图1是本发明实施例鳍式场效应晶体管的制造方法的流程图；
46.图2是本发明实施例鳍式场效应晶体管的制造方法形成的鳍式场效应晶体管的平面图；
47.图3是本发明实施例鳍式场效应晶体管的制造方法步骤一中沿图2中的虚线aa 处的剖面结构图；
48.图4是本发明实施例鳍式场效应晶体管的制造方法步骤一中沿图2中的虚线bb 处
的剖面结构图；
49.图5是本发明实施例鳍式场效应晶体管的制造方法步骤一中沿图2中的虚线cc 处的剖面结构图；
50.图6是本发明实施例鳍式场效应晶体管的制造方法步骤二的步骤21中沿图2中的虚线cc处的剖面结构图；
51.图7是本发明实施例鳍式场效应晶体管的制造方法步骤二的步骤22中沿图2中的虚线bb处的剖面结构图；
52.图8是本发明实施例鳍式场效应晶体管的制造方法步骤二的步骤22中沿图2中的虚线cc处的剖面结构图；
53.图9是本发明实施例鳍式场效应晶体管的制造方法步骤二的步骤24中沿图2中的虚线bb处的剖面结构图；
54.图10是本发明实施例鳍式场效应晶体管的制造方法步骤二的步骤24中沿图2中的虚线cc处的剖面结构图；
55.图11是本发明实施例鳍式场效应晶体管的制造方法步骤三的步骤31中沿图2中的虚线bb处的剖面结构图；
56.图12是本发明实施例鳍式场效应晶体管的制造方法步骤三的步骤31中沿图2中的虚线cc处的剖面结构图；
57.图13是本发明实施例鳍式场效应晶体管的制造方法步骤三的步骤33中沿图2中的虚线bb处的剖面结构图；
58.图14是本发明实施例鳍式场效应晶体管的制造方法步骤五中沿图2中的虚线bb 处的剖面结构图；
59.图15是本发明实施例鳍式场效应晶体管的制造方法步骤五中沿图2中的虚线cc 处的剖面结构图；
60.图16是现有鳍式场效应晶体管的制造方法在形成嵌入式外延层后在图12相同位置处的剖面结构图；
61.图17是现有鳍式场效应晶体管的制造方法在形成嵌入式外延层后在图13相同位置处的剖面结构图；
62.图18是现有鳍式场效应晶体管的制造方法在进行伪栅极结构去除后在图14相同位置处的剖面结构图；
63.图19是现有鳍式场效应晶体管的制造方法在进行伪栅极结构去除后在图15相同位置处的剖面结构图；
64.图20是图18对应的仿真图；
65.图21是图19对应的仿真图；
66.图22是综合了图20和图21的仿真图；
67.图23是本发明实施例方法的图13对应的仿真图；
68.图24是本发明实施例方法的图12对应的仿真图。
具体实施方式
69.如图1是本发明实施例鳍式场效应晶体管的制造方法的流程图；如图2所示，是本
发明实施例鳍式场效应晶体管的制造方法形成的鳍式场效应晶体管的平面图；本发明实施例鳍式场效应晶体管的制造方法包括如下步骤：
70.步骤一、提供形成有鳍体201的半导体衬底201a，所述鳍体201之间具有间隔区域，在所述间隔区域中填充有隔离介质层208，所述隔离介质层208的顶部表面低于所述鳍体201的顶部表面。
71.依次形成伪栅介质层210和多晶硅伪栅202并图形化形成由图形化后的所述伪栅介质层210和所述多晶硅伪栅202叠加而成的伪栅极结构；所述伪栅极结构覆盖在位于栅极形成区域的所述鳍体201的顶部表面和侧面，所述伪栅极结构还延伸到所述间隔区域的所述隔离介质层208的表面上。
72.图3是步骤一中沿图2中的虚线aa处的剖面结构图；可以看出所述多晶硅伪栅 202形成的多晶硅条形会同时覆盖所述鳍体201和所述隔离介质层208。
73.图4是步骤一中沿图2中的虚线bb处的剖面结构图。
74.图5是步骤一中沿图2中的虚线cc处的剖面结构图。
75.本发明实施例中，所述半导体衬底201a包括硅衬底。
76.所述隔离介质层208采用浅沟槽隔离氧化层。
77.所述隔离介质层208采用fcvd工艺形成。
78.在所述多晶硅伪栅202的顶部表面还形成有第一硬质掩膜层209，图形化时，先刻蚀所述第一硬质掩膜层209，之后再以所述第一硬质掩膜层209为掩膜刻蚀依次刻蚀所述多晶硅伪栅202和所述伪栅介质层210。
79.由图2所示可知，所述鳍体201通过对所述半导体衬底201a进行刻蚀形成，在俯视面上，各所述鳍体201呈互相平行的条形结构。
80.同一行上的各所述多晶硅伪栅202连接在一起并形成多晶硅行；在俯视面上，所述多晶硅行和所述鳍体201互相垂直。
81.步骤二、在所述伪栅极结构的侧面形成用于定义轻掺杂漏注入的自对准条件的补偿侧墙211(offset spacer)，所述补偿侧墙211的形成步骤包括：
82.步骤21、如图6所示，以所述伪栅极结构为自对准条件对所述隔离介质层208 进行第一次刻蚀使所述间隔区域中所述隔离介质层208的顶部表面低于所述伪栅介质层210的底部表面。步骤21中，虚线aa和bb处并没有进行所述隔离介质层的刻蚀，故虚线aa和bb处的剖面结构保持为图3和图4所示的结构。
83.由图6所示可知，所述隔离介质层208刻蚀了一定的厚度d1。
84.本发明实施例中，步骤21中，所述第一次刻蚀对所述隔离介质层208的刻蚀量为5nm；在其他实施例中，也能根据需要调整厚度d1。
85.步骤22、采用沉积加刻蚀工艺在所述伪栅极结构的侧面自对准形成第一子侧墙 211a，所述第一子侧墙211a的底部表面和所述第一子侧墙211a的材料层沉积之前的所述隔离介质层208的顶部表面相平。
86.本发明实施例中，所述第一子侧墙211a的材料包括氧化物、氮化物、氮氧化物或低k材料。
87.如图7所示，是沿虚线bb处形成的所述第一子侧墙211a的结构示意图；图8则是沿虚线cc处形成的所述第一子侧墙211a的结构示意图；图8中的所述第一子侧墙 211a的底部
表面的位置会下降即低于所述伪栅极结构底部的所述隔离介质层208的顶部表面也即所述伪栅介质层210的底部表面。
88.步骤23、以所述第一子侧墙211a为自对准条件对所述隔离介质层208进行第二次刻蚀使所述间隔区域中所述隔离介质层208的顶部表面低于所述第一子侧墙211a 的底部表面。
89.本发明实施例中，所述第二次刻蚀对所述隔离介质层208的刻蚀量为2nm。在其他实施例中，也能根据需要调整第二次刻蚀厚度。
90.图10显示了经过所述第二次刻蚀后，所述隔离介质层208的顶部表面会进一步的降低。
91.重复步骤22和23在所述伪栅极结构的侧面形成多层所述第一子侧墙211a，直至各层所述第一子侧墙211a的叠加厚度达到要求值。本发明实施例中，一层所述第一子侧墙211a即可达到要求值，故不需要再做循环的重复步骤，在其他实施例中，能根据需要进行重复步骤22和23。
92.步骤24、采用沉积工艺在所述伪栅极结构的侧面自对准形成第二子侧墙211b，所述第二子侧墙211b还延伸到所述伪栅极结构外的表面以及所述伪栅极结构的顶部表面，由各层所述第一子侧墙211a和所述第二子侧墙211b叠加形成所述补偿侧墙 211。进一步的改进是，
93.本发明实施例方法中，所述第二子侧墙211b的材料包括氧化物、氮化物、氮氧化物或低k材料。
94.图9显示了沿虚线bb处即所述鳍体201的顶部的所述补偿侧墙211。
95.图10则显示了沿虚线cc处即所述间隔区域的所述补偿侧墙211。
96.步骤三、在所述伪栅极结构两侧的所述鳍体201中自对准形成嵌入式外延层214。
97.本发明实施例中，步骤三包括如下分步骤：
98.步骤31、在所述伪栅极结构的所述补偿侧墙211的侧面以及所述鳍体201的侧面形成第二侧墙212，所述第二侧墙212通过第二硬质掩膜层的沉积加全面刻蚀形成。
99.图11显示了沿虚线bb处即所述鳍体201的顶部的所述第二侧墙212。
100.图12则显示了沿虚线cc处即所述间隔区域的所述第二侧墙212。
101.步骤32、以所述伪栅极结构顶部表面的所述第一硬质掩膜层209、所述伪栅极结构的侧面的所述第二侧墙212、所述鳍体201侧面的所述第二侧墙212以及所述隔离区域的所述隔离介质层208为掩膜对所述伪栅极结构两侧的所述鳍体201进行自对准刻蚀形成凹槽213。
102.所述凹槽213仅在图11中显示，图12中没有形成所述凹槽213。
103.步骤33、在所述凹槽213中填充外延层形成所述嵌入式外延层214。
104.图13显示了沿虚线bb处即所述鳍体201的顶部的所述嵌入式外延层214。沿虚线cc处未形成所述凹槽213，也未形成所述嵌入式外延层214。
105.鳍式场效应晶体管为nmos时，所述嵌入式外延层214包括sip。
106.鳍式场效应晶体管为pmos时，所述嵌入式外延层214包括sige。
107.通常，在所述半导体衬底201a上同时集成有nmos和pmos，步骤三重复两次进行，一次步骤三用于形成nmos的所述嵌入式外延层214，另一次步骤三用于形成pmos的所述嵌入
式外延层214。如图2所示，虚线框203对应于一个nmos的形成区域，对应的由sip形成的所述嵌入式外延层214则在图2中单独用标记205标出。虚线框204 对应于一个pmos的形成区域，对应的由sige形成的所述嵌入式外延层214则在图2 中单独用标记206标出。
108.步骤三完成后，还包括以所述伪栅极结构两侧的所述第二侧墙212为自对准条件进行源漏注入在所述嵌入式外延层214中形成源漏区的步骤。对于nmos，源漏注入为 n 源漏注入；对于pmos，源漏注入为p 源漏注入。
109.步骤四、形成第零层层间膜302并进行平坦化使所述第零层层间膜302的顶部表面和所述多晶硅伪栅202的顶部表面相平。
110.所述第零层层间膜302也请参考图20中的仿真图，图14的剖面结构图中省略了所述第零层层间膜302的描述。通常，在形成所述第零层层间膜302之前还包括形成接触刻蚀停止层(cesl)301的步骤，cesl301也请参考图20所示。
111.步骤五、进行金属栅替换工艺，包括：
112.步骤51、采用刻蚀工艺去除所述伪栅极结构并在所述伪栅极结构的去除区域中形成栅极沟槽215；在去除所述伪栅极结构中，在所述鳍体201上所述补偿侧墙211防止所述栅极沟槽215和所述嵌入式外延层214相连通，在所述间隔区域中所述补偿侧墙211防止所述栅极沟槽215和所述补偿侧墙211外的所述隔离介质层208的顶部区域相连通，从而能防止产生鳍体201损耗。
113.如图15所示，虚线207对应于所述补偿侧墙211的底部位置结构，可以看出，所述补偿侧墙211的虚线207处的底部结构能很好的在所述栅极沟槽215和所述伪栅极结构外的所述隔离介质层208之间形成很好的隔离。
114.同样，如图14所示，虚线206对应于位于所述鳍体201上的所述补偿侧墙211 的底部位置结构，所述补偿侧墙211中的所述第二子侧墙211b具有较大的横向结构，从而能增加所述栅极沟槽215和所述嵌入式外延层214之间的隔离，也能防止二者之间产生连通缺陷。
115.由图2所示，虚线框207对应于所述鳍体201和所述多晶硅伪栅202所围成的区域，所以所述隔离介质层208和所述鳍体201和所述多晶硅伪栅202之间都相邻，如果所述隔离介质层208的底部和所述栅极沟槽215之间产生连通的话，势必会对和所述隔离介质层208相邻的所述鳍体201产生影响，最终会产生对所述鳍体201的消耗。所述嵌入式外延层214形成后也就作为所述鳍体201的一部分，如果所述栅极沟槽215 和所述嵌入式外延层214相连通，则同样会对所述鳍体201产生消耗。本发明实施例则能很好的避免所述栅极沟槽215和所述隔离介质层208以及所述嵌入式外延层214 之间的连通，从而能避免产生所述鳍体201的消耗，最后更加能避免产生鳍体消失。
116.步骤52、在所述栅极沟槽215中形成由第二栅介质层和第二金属栅叠加形成的金属栅极结构。
117.本发明实施例中，所述第二栅介质层包括高介电常数层，所述第二金属栅中包括金属功函数层和金属导电材料层。
118.本发明实施例对用于定义轻掺杂漏注入的自对准条件的补偿侧墙211的形成工艺做了特定的设置，在补偿侧墙211由一层以上的经过沉积加刻蚀自对准形成的第一子侧墙211a以及由沉积形成的一层第二子侧墙211b叠加而成，每层子侧墙沉积之前都会对间隔区域的隔离介质层208进行刻蚀即去除一定厚度的隔离介质层208，这样使得各子侧墙的底部
表面会逐层降低，这样在间隔区域补偿侧墙211能在伪栅极结构和伪栅极结构外的隔离介质层208之间形成很好的隔离，从而能防止在去除伪栅极结构时在伪栅极结构底部两侧形成连通栅极沟槽215和伪栅极结构外的隔离介质层208之间的连通槽。
119.同时，第二子侧墙211b为进行自对准刻蚀，在鳍体201上形成嵌入式外延层214 后能使伪栅极结构和嵌入式外延层214之间的间隔区域变长，从而能防止在去除伪栅极结构时在伪栅极结构底部形成和嵌入式外延层214相连通的连通槽。
120.所以本发明实施例能同时防止栅极沟槽215和伪栅极结构外的隔离介质层208和嵌入式外延层214产生连通，故最后能避免在伪栅极结构去除过程中产生鳍体201损耗并进而能避免产生鳍体201消失缺陷。
121.为了更加明了本发明实施例的效果，现同时描述一下现有方法对应的缺陷：
122.如图16所示，是现有鳍式场效应晶体管的制造方法在形成嵌入式外延层后在图 12相同位置处的剖面结构图；现有方法的补偿侧墙211c直接采用介质层沉积加刻蚀形成，未对所述隔离介质层208进行逐级刻蚀。各所述补偿侧墙211c的底部表面位于所述隔离介质层208的顶部表面之上。
123.如图17所示，是现有鳍式场效应晶体管的制造方法在形成嵌入式外延层后在图 13相同位置处的剖面结构图；
124.如图18所示，是现有鳍式场效应晶体管的制造方法在进行伪栅极结构去除后在图14相同位置处的剖面结构图；比较图14和图18可知，图18中的虚线圈216a对应位置处不存在本发明实施例的较长横向位置的所述第二子侧墙211b，故现有方法容易在虚线圈216a处产生连通槽缺陷。
125.如图19所示，是现有鳍式场效应晶体管的制造方法在进行伪栅极结构去除后在图15相同位置处的剖面结构图；比较图15和图19可知，图19中的虚线圈217a对应位置处不存在本发明实施例的所述补偿侧墙211的底部结构，故现有方法容易在虚线圈217a处产生连通槽缺陷。
126.为了更加形象的理解本发明实施例方法形成的器件和现有方法形成的器件之间区别，现分别对本发明实施例方法形成的器件和现有方法形成的器件进行了仿真。
127.如图20所示，是图18对应的仿真图；图20实际上是一个立体图，剖面线bb和 cc分别在图20上标出。可以看出，在虚线bb对应的所述栅极沟槽215的底部区域 216a处具有连通槽缺陷。
128.如图21所示，是图19对应的仿真图；可以看出，在虚线cc对应的所述栅极沟槽215的底部区域217a处具有连通槽缺陷。图21中也能看到底部区域216a对应的连通槽缺陷。
129.图22是综合了图20和图21的仿真图；图22中标记303所示区域为所述鳍体201 被损耗的区域且所述鳍体201完全消失。
130.如图23所示，是本发明实施例方法的图13对应的仿真图；图23中显示了虚线圈216处的放大图，可以看出，本发明实施例不会在虚线圈216处产生连通槽缺陷。
131.如图24所示，是本发明实施例方法的图12对应的仿真图。图24中显示了虚线圈217处的放大图，可以看出，本发明实施例不会在虚线圈217处产生连通槽缺陷。
132.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应
视为本发明的保护范围。