电荷捕获侧壁间隔型非易失性存储装置和方法与流程

1.本发明涉及非易失性存储装置(non-volatile memory；nvm)，尤其涉及电荷捕获侧壁间隔型非易失性存储(charge-trapping sidewall spacer-type non-volatile memory；ctss-nvm)装置和形成ctss-nvm装置的方法。


背景技术：

2.采用电荷捕获层来存储数据的非易失性存储(nvm)装置最近得到开发。一旦这样的nvm装置是电荷捕获侧壁间隔型nvm(ctss-nvm)装置，其配置类似于场效应晶体管(field effect transistor；fet)并且使用电荷捕获栅极侧壁间隔来存储数据位(data bit)。具体地，示例性ctss-nvm装置包括：半导体层；沟道区域，位于该半导体层内并且横向位于第一源/漏区域和第二源/漏区域之间；在该沟道区域上方的该半导体层上的栅极结构；以及该栅极结构的相对侧壁上的第一和第二栅极间隔件(例如，分别邻接该第一和第二源/漏区域)。至少一个栅极侧壁间隔件(sidewall spacer)可被配置为数据存储节点(storage node)，并且可以包括：相对薄的二氧化硅(sio2)层，其具有栅极侧壁上的第一分段(segment)，和该半导体层的该顶面上的第二分段；以及位于该sio2层上的相对厚的电荷捕获介电层(即，在第二分段上方并且横向邻接该第一分段)。取决于施加到该栅极结构、该第一源/漏区域和该第二源/漏区域的偏置条件，电荷可被强制进入该数据存储节点的该电荷捕获介电层(即，ctss-nvm装置被编程或更具体地，存储“1”的数据位)，可以从该数据存储节点的该电荷捕获介电层移除电荷(即，擦除该ctss-nvm装置，或更具体地，存储“0”的数据位)，或者可以读取编程的或擦除的该ctss-nvm装置的状态。不幸的是，随着技术的扩展，使用这种ctss-nvm装置进行数据存储和保留已经成为一个问题。


技术实现要素：

3.本文公开了一种半导体结构的实施例，其包括电荷捕获侧壁间隔型非易失性存储(ctss-nvm)装置。具体地，各半导体结构实施例可以包括半导体基板和ctss-nvm装置。该ctss-nvm装置可以包括半导体基板中的沟道区域和邻近该沟道区域的半导体基板上的栅极结构。该ctss-nvm装置还可以包括在该栅极结构的相对侧壁(本文中称为第一侧壁和第二侧壁)上的非对称侧壁间隔件(本文中称为第一侧壁间隔件和第二侧壁间隔件)。该第一侧壁间隔件可以具有第一宽度。该第二侧壁间隔件可以具有大于该第一宽度的第二宽度，并且可以包括电荷捕获介电材料。如在详细描述部分中进一步讨论的，根据用于形成半导体结构的方法的实施例，特别是用于形成该ctss-nvm装置的方法，该第二侧壁间隔件可以包括多个介电间隔层，其中一个介电间隔层可以由电荷捕获材料制成，并且由该电荷捕获材料制成的该间隔层可以与该半导体基板物理分离(例如，通过薄氧化层)，并且可以是锥形的(即，基本上可以是d形的或反d形的，取决于栅极结构的侧面)，或具有基本垂直的第一分段和第二分段(即，可以基本为l形或反l形，取决于栅极结构的侧面)。在任何情况下，由该电荷捕获介电材料制成的该介电间隔层可以具有最大宽度的底端(即，最接近半导体基
板的端部)，该最大宽度足以实现适当ctss-nvm装置操作所需的电荷捕获。该ctss-nvm装置还可包括用于邻近该第一侧壁间隔件的该半导体基板上的源/漏区域的半导体层(例如，原位掺杂外延半导体层)和用于邻接该第二侧壁间隔件的该半导体基板上的肖特基势垒二极管(schottky barrier diode)的包括金属的附加层(例如，金属硅化物层)。
4.本文还公开了形成上述半导体结构的方法的实施例，其包括电荷捕获侧壁间隔型非易失性存储(ctss-nvm)装置。所述方法实施例可包括提供半导体基板和在该半导体基板上形成ctss-nvm装置。形成该ctss-nvm装置可包括在与该半导体基板内的沟道区域相邻的该半导体基板上形成栅极结构。形成该ctss-nvm装置可进一步包括在该栅极结构的相对侧壁上形成非对称侧壁间隔件。具体地，可以在该栅极结构的第一侧壁上形成具有第一宽度的第一侧壁间隔件。另外，具有大于该第一宽度的第二宽度的第二侧壁间隔件可以形成在与该第一侧壁相对的该栅极结构的第二侧壁上。该第二侧壁间隔件可进一步形成以包括电荷捕获材料。例如，该第二侧壁间隔件可以形成为包括多个介电间隔层。介电间隔层中的一个可由电荷捕获介电材料制成，与该半导体基板物理分离(例如，通过薄氧化层)，并且取决于特定方法实施例，可呈锥形(即，基本上可为d形或反d形，取决于栅极结构的侧面)，或者，可选地，可以具有分别平行于该栅极结构和该半导体基板的第一分段和第二分段(即，基本上可为l形或反l形，取决于栅极结构的侧面)。在任何情况下，可以形成第二侧壁间隔件，使得由电荷捕获介电材料制成的该介电间隔层具有最大宽度的底端(即，最接近半导体基板的端部)，该最大宽度足以实现适当ctss-nvm装置操作所需的电荷捕获。形成该ctss-nvm装置还可包括，在完成该第一侧壁间隔件的形成之后和完成该第二侧壁间隔件的形成之前，在邻接该第一侧壁间隔件的该半导体基板上形成用于源/漏区域的半导体层(例如，原位掺杂外延半导体层)。形成该ctss-nvm装置还可包括，在完成该第二侧壁间隔件的形成之后，在邻接该第二侧壁间隔件的该半导体基板上形成包括用于肖特基势垒二极管的金属(例如，金属硅化物层)的附加层。
附图说明
5.通过以下参考附图的详细描述，本发明将得到更好的理解，这些附图不一定按比例绘制，其中：
6.图1a、图1b和图1c为本文公开的不同半导体实施例的横截面图；
7.图2为用于形成图1a、图1b和图1c的半导体结构实施例的初步工艺步骤的流程图。
8.图3至图8为根据图2的流程图形成的部分完成的半导体结构的横截面图；
9.图9为用于形成图1的半导体结构实施例的工艺步骤的流程图；
10.图10至图14为根据图9的流程图形成的部分完成的半导体结构的横截面图；
11.图15为用于形成图1b的半导体结构实施例的工艺步骤的流程图；
12.图16至图20为根据图15的流程图形成的部分完成的半导体结构的横截面图；
13.图21为用于形成图1c的半导体结构实施例的工艺步骤的流程图；以及
14.图22至图25为根据图21的流程图形成的部分完成的半导体结构的横截面图。
15.主要组件符号说明
16.100a、100b、100c 半导体结构
17.101
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块体半导体区
18.102
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绝缘体上半导体区
19.103
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半导体基板
20.104
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绝缘体层
21.105
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绝缘体上半导体层
22.107a
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区域、源/漏区域
23.107b
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区域、肖特基势垒二极管区域
24.108
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沟道区域
25.110a、110b、110c 电荷捕获侧壁间隔型非易失性存储
26.ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(ctss-nvm)装置
27.112
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半导体层
28.115
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栅极结构
29.116
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第一侧壁间隔件
30.121
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第一共形介电层
31.122
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第二共形介电层
32.123
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第三共形介电层
33.124
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第四共形介电层
34.125
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第五共形介电层
35.150a、150b、150c 第二侧壁间隔件
36.151
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第一间隔层
37.152
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第二间隔层
38.152v
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第一分段
39.152h
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第二分段
40.153
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第三间隔层
41.153h
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第二分段
42.153v
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第一分段
43.154
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第四间隔层
44.154h
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第二分段
45.154v
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第一分段
46.155
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第五间隔层
47.171
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第一最大宽度
48.172
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第二最大宽度
49.173
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第三最大宽度
50.180、180a、180b、180c
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金属硅化物层
51.181、182
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共形介电层
52.190
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场效应晶体管(fet)
53.191
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沟道区域
54.192
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半导体层
55.195
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栅极结构
56.196
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侧壁间隔件
57.401
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掩模层
58.411、412
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开口
59.501
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附加掩模层
60.512、513
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开口
61.601
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附加掩模层
62.602
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第二附加掩模层
63.612、613
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开口
64.701
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附加掩模层
65.712
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开口。
具体实施方式
66.最近开发了非易失性存储(nvm)装置，其采用电荷捕获层来存储数据。一旦这样的nvm装置是电荷捕获侧壁间隔型nvm(ctss-nvm)装置，其配置类似于场效应晶体管(fet)并且使用电荷捕获栅极侧壁间隔件来存储数据位。具体地，示例性ctss-nvm装置包括：半导体层；沟槽区域，位于该半导体层内并且横向位于第一源/漏区域和第二源/漏区域之间；栅极结构，在该沟槽区域上方的该半导体层上；以及第一和第二栅极间隔件，在该栅极结构的相对侧壁上(例如，分别邻接该第一和第二源/漏区域)。至少一个栅极侧壁间隔件，其可配置为数据存储节点，且可包括：相对薄的二氧化硅(sio2)层，其在栅极侧壁上具有第一分段，并在该半导体层的该顶面上具有第二分段；以及相对厚的电荷捕获介电层(例如，氮化硅(sin)层)，其位于第二分段上方的sio2层上并且横向邻接该第一分段。取决于施加到该栅极结构、该第一源/漏区域和该第二源/漏区域的偏置条件，电荷可被强制进入该数据存储节点的该电荷捕获介电层(即，该ctss-nvm装置被编程，或更具体地，存储“1”数据位)，可以从该数据存储节点的该电荷捕获介电层移除电荷(即，擦除该ctss-nvm装置，或更具体地，存储“0”数据位)，或者可以读取用作编程或擦除的该ctss-nvm装置的状态。
67.最近，随着实现更高装置密度的技术扩展，栅极侧壁间隔件的总宽度已显著减小。不幸的是，已经确定，如果设计成在ctss-nvm装置内用作数据存储节点的栅极侧壁间隔件内的电荷捕获介电层减小到15nm或更小，则编程所需的该电荷捕获可能无法实现。例如，考虑在同一混合硅晶圆(即，包括soi区和块体硅区两者的硅晶圆)的soi区和块体硅区上分别形成22nm全耗尽绝缘体上硅(silicon-on-insulator；soi)技术场效应晶体管(fet)和ctss-nvm装置的示例性情况。理想情况下，集成处理用于同时形成fet和ctss-nvm装置的相同类型组件(例如，栅极结构、栅极侧壁间隔件等)。然而，用于集成栅极侧壁间隔件处理的已知技术可导致各ctss-nvm装置具有数据存储节点，其中，电荷捕获介电层的最大宽度显著小于15nm(例如，10nm或更小)。因此，无法实现对该ctss-nvm装置进行编程所需的电荷捕获。
68.鉴于上述，本文公开了一种半导体结构的实施例，其包括电荷捕获侧壁间隔型非易失性存储(ctss-nvm)装置。该ctss-nvm装置可以包括半导体基板上的栅极结构的相对侧壁上的非对称第一和第二侧壁间隔件。该第二侧壁间隔件可以比该第一侧壁间隔件更宽，并可包括多个介电间隔层，其中一个介电间隔层从该半导体基板(例如，通过薄氧化层)分离，并且由电荷捕获材料制成，并具有最接近该半导体基板的端部，其最大宽度足以实现适
当ctss-nvm装置操作所需的电荷捕获。该ctss-nvm装置还可包括用于邻接该第一侧壁间隔件的该半导体基板上的源/漏区域的半导体层(例如，掺杂外延半导体层)和包括用于邻接该第二侧壁间隔件的该半导体基板上的肖特基势垒的金属(例如，金属硅化物层)的附加层。可选地，该半导体结构可以是混合结构，其具有位于混合半导体晶圆的块体半导体区上的ctss-nvm装置，以及位于同一混合半导体晶圆的绝缘体上半导体区上的一个或多个其他类型的半导体装置(例如，全耗尽绝缘体上半导体场效应晶体管)。本文还公开了形成半导体结构的方法的实施例。
69.更具体地，参考图1a、图1b和图1c，本文公开的是半导体结构100a、100b和100c的实施例以及可并入半导体结构100a、100b、100c的电荷捕获侧壁间隔型非易失性存储(ctss-nvm)装置110a、110b、110c的实施例。
70.半导体结构100a、100b、100c可以是块体结构，其具有ctss-nvm装置110a、110b、110c和(可选地)位于块体半导体基板(例如，块体硅基板)上的任何其它块体半导体装置。
71.或者，半导体结构100a、100b、100c可以是混合结构，如图所示。混合结构可包括半导体基板103(例如，硅基板)，其具有一个或多个块体半导体区101(例如，块体硅区)和与块体半导体区101相邻的一个或多个绝缘体上半导体区102(例如，绝缘体上硅(soi)区)。各块体半导体区101可包括块体半导体装置，包括但不限于使用半导体基板103的上部形成的ctss-nvm装置110a、110b、110c。各绝缘体上半导体区102可包括：紧邻半导体基板103的顶面的绝缘体层104(例如，埋置氧化物层或其他合适的绝缘体层)；绝缘体上半导体层105(例如，绝缘体上硅(soi)层或其他合适的绝缘体上半导体层)，其相对薄(例如，20nm或更小，优选地，4-12nm)，并且其紧邻绝缘体层104的顶面；以及使用绝缘体上半导体层105形成的一个或多个绝缘体上半导体装置(例如，完全耗尽的绝缘体上半导体场效应晶体管190或任何其他合适的绝缘体上半导体装置)。
72.在任何情况下，ctss-nvm装置110a、110b、110c可包括位于半导体基板103中并与顶面相邻的沟道区域108。沟道区域108可以是未掺杂或掺杂的，以便在相对较低的导电水平下具有第一类型的导电性(参见下面的详细讨论)。
73.ctss-nvm装置110a、110b、110c还可包括在半导体基板103的顶面上与沟道区域108相邻的栅极结构115。栅极结构115可包括一个或多个栅极介电层，以及位于该栅极介电层上的一个或多个栅极导体层。在一示例性实施例中，栅极介电层包括位于半导体基板103的顶面上方并与之紧邻的薄二氧化硅(sio2)层和位于sio2层上的薄高k介电层。高k介电层可以是基于铪(hf)的介电质(例如，铪氧化物、铪硅氧化物、铪硅氧氮化物、铪铝氧化物等)或一些其他合适的高k介电质(例如，氧化铝、钽氧化物、氧化锆等)。在示例性实施例中，栅极导体层可包括高k栅极介电层上的薄氮化钛(tin)层、和tin层上的非晶硅(a-si)层。应当理解，上述栅极介电层和导体材料层是为了说明目的而提供的，并不打算是限制性的。或者，任何其他合适的栅极介电层和导体材料层可以并入所公开的ctss-nvm装置的栅极结构中。在任何情况下，栅极结构115还可以具有相对的侧壁(即，第一侧壁和与第一侧壁相对的第二侧壁)。栅极结构115的相对侧壁可以在y方向上从半导体基板的顶面延伸，使得它们基本上彼此平行并且基本上垂直于半导体基板的顶面(其在x方向上定向)。术语“基本平行”和“基本垂直”用于说明以下处理变化：(a)可能导致该相对侧壁相对于该半导体基板的该顶面(例如，在90度加或减0-20度处)稍微倾斜，而不是完全垂直；(b)可能导致该相对侧壁
稍微弯曲，而不是完全平面；和/或(c)可导致该半导体基板的该顶面并非完全平面。
74.ctss-nvm装置110a、110b、110c还可以在栅极结构115的相对侧壁上包括非对称侧壁间隔件。该非对称侧壁间隔件可包括第一侧壁间隔件116，其横向紧邻栅极结构115的第一侧壁，并且被配置为常规的栅极侧壁间隔件；以及第二侧壁间隔件150a、150b、150c，其横向紧邻相对于该第一侧壁的栅极结构115的该第二侧壁，并且具体地配置为数据存储节点。为了本发明的目的，非对称侧壁间隔件是指非对称的侧壁间隔件。如下面更详细地讨论的，所公开的实施例中的非对称侧壁间隔件之间的差异可体现在尺寸、间隔层的数量和用于一些间隔层的介电间隔材料方面。
75.具体而言，第一侧壁间隔件116和第二侧壁间隔件150a、150b、150c(即，数据存储节点)可以具有不同的最大宽度。
76.第一侧壁间隔件116可以具有第一最大宽度171，如从第一侧壁在x方向上测量的，如图所示，其基本上平行于半导体基板103的顶面。第一最大宽度171可以是例如3-15nm。第二侧壁间隔件150a、150b、150c可具有从第二侧壁在x方向上测量的第二最大宽度172。第二最大宽度172可以大于第一最大宽度171，并且可例如大于第一最大宽度171的三倍或更多倍。例如，第二最大宽度172可以是20-35nm。
77.ctss-nvm装置110a、110b、110c的第一侧壁间隔件116和第二侧壁间隔件150a、150b、150c还可以具有不同数量的间隔层。
78.例如，如图所示，第一侧壁间隔件116可包括单个间隔层，其横向紧邻栅极结构115的第一侧壁。单间隔层可以在y方向上定向，向上延伸远离半导体基板，使得其覆盖第一侧壁。单间隔层可以由第一介电材料制成。第一介电材料可以是例如低k介电材料。为了本发明的目的，“低k介电材料”是指介电常数小于氮化硅的介电常数(即小于7)的介电材料。可采用的示例性低k介电材料包括但不限于硅硼碳氮化物(sibcn)、硅氧碳氮化物(sionc)、硅碳氮化物(sicn)、碳氧化硅(sico)和氢化碳氧化硅(sicoh)。或者，第一侧壁间隔件116可以包括具有一个或多个上述低k介电材料的多个间隔层。在任何情况下，用于第一侧壁间隔件116的间隔层总体上可以相对薄，使得第一侧壁间隔件116的第一最大宽度171也相对薄(例如，3-15nm)。
79.第二侧壁间隔件150a、150b、150c可以至少包括：第一间隔层151、第二间隔层152和第三间隔层153。
80.第二侧壁间隔件150a、150b、150c的第一间隔层151在所使用的介电间隔材料方面可以类似于第一侧壁间隔件116。如下文关于方法实施例更详细地讨论的，第二侧壁间隔件150a、150b、150c的第一间隔层151可由用于形成第一侧壁间隔件116的相同间隔层形成，可横向紧邻第二侧壁，并可在y方向上定向，且远离半导体基板103延伸以使其覆盖栅极结构115的第二侧壁。然而，应当注意，第一侧壁间隔件和第二侧壁间隔件的第一间隔层可以是非对称的，因为根据用于形成非对称侧壁间隔件的工艺步骤，第一侧壁间隔件116的形状可以不同于第二侧壁间隔件的第一间隔层。例如，从半导体基板的顶面测量的第一侧壁间隔件的高度可以不同于也从半导体基板103的顶面测量的第二侧壁间隔件150a、150b、150c的第一间隔层151的高度。
81.第二侧壁间隔件150a、150b、150c的第二间隔层152可由第二介电材料制成。第二介电材料可以是例如二氧化硅(sio2)或与第一介电材料不同的一些其他合适的介电材料。
另外，第二间隔层152可以基本上为l形或基本上反l形，这取决于第二侧壁间隔件位于栅极结构115的右侧还是左侧。也就是说，第二间隔层152可以包括：第一分段152v，其在y方向上定向并且横向紧邻第一间隔层151的侧面；以及第二分段152h，其位于半导体基板103上方并与之紧邻，且沿着半导体基板103的顶面在x方向上横向延伸，使得其基本上垂直于第一分段152v。第二间隔层152可以相对薄(例如，2-6nm)，并且第二间隔层152的厚度可以基本均匀。也就是说，第一分段152v和第二分段152h可以具有与第一分段152v的厚度在x方向上测量和第二分段152h的厚度在y方向上测量相同的厚度。
82.第二侧壁间隔件150a、150b、150c的第三间隔层153可通过第二间隔层152与半导体基板物理分离，并且可以由第三介电材料制成。第三介电材料可以不同于第一介电材料和第二介电材料，且更具体地，可以是电荷捕获介电材料(例如，氮化硅(sin)或一些其他合适的电荷捕获介电材料)。第三间隔层153可位于第二间隔层152上，更具体地，第三间隔层153可位于第二间隔层152的第二分段152h上方并紧邻第二间隔层152的第二分段152h，且进一步横向紧邻第二间隔层152的第一分段152v。第三间隔层153可以在靠近第二分段152h的底端处具有第三最大宽度173，并且在x方向上测量。第三最大宽度173可具体地不小于被确定为足以实现适当ctss-nvm装置操作所需的电荷捕获的最小宽度。例如，第三间隔层153的第三最大宽度173可以不小于15nm。
83.第二侧壁间隔件150a、150b、150c的第三间隔层153的形状可根据ctss-nvm装置的实施例而变化。
84.更具体地，如图1a的ctss-nvm装置110a所示，第三间隔层153可以相对较厚且呈锥形(例如，基本上呈d形或基本上呈反d形，取决于第二侧壁间隔件是位于栅极结构115的右侧还是左侧)。也就是说，第三间隔层153可以具有紧邻第二间隔层152的第二分段152h的底端、与底端相对的顶端、横向紧邻第二间隔层152的第一分段152v的第一侧面、以及与第一侧面相对且弯曲的第二侧面，使得第三间隔层153从底端的最大宽度(例如，至少15nm，例如，15-30nm)逐渐变细到顶端的最小宽度。
85.或者，如图1b所示的ctss-nvm装置110b或图1c所示的ctss-nvm装置110c，第三间隔层153可以基本上是l形或基本上是反l形，这取决于第二侧壁间隔件是在栅极结构115的右侧还是左侧。也就是说，第三间隔层153可以包括第一和第二分段153v和153h。第三间隔层153的第一分段153v可以在y方向上定向，并且可以横向紧邻第二间隔层152的第一分段152v。第三间隔层153的第二分段153h可以定位在第二间隔层152的第二分段152h上方并与之紧邻，并且可以在x方向上定向，使得其基本上垂直于第一分段153v。第三间隔层153可以相对薄(例如，5-15nm)，但是比第二间隔层152厚，并且第三间隔层153的厚度可以基本上均匀。也就是说，第一分段153v和第二分段153h可以具有与第一分段153v的厚度在x方向上测量和第二分段153h的厚度在y方向上测量相同的厚度。
86.第二侧壁间隔件150a、150b、150c中的间隔层的总数可根据ctss-nvm装置的实施例而变化。
87.例如，如图1a的ctss-nvm装置110a所示，第二侧壁间隔件150a可以仅包括上面讨论的三个间隔层151-153，第三间隔层153相对较厚且呈锥形(即基本上为d形或反d形)。
88.或者，如图1b的ctss-nvm装置110b所示，第二侧壁间隔件150b可以包括两个附加间隔层：第四间隔层154和第五间隔层155。具体地，第二侧壁间隔件150b可包括第四间隔层
154，其由例如用于第二间隔层152的相同第二介电材料(例如，二氧化硅(sio2))或替代地一些其它合适的介电材料制成。第二侧壁间隔件150b的第四间隔层154可以是基本上l形的或基本上反l形，这取决于第二侧壁间隔件是在栅极结构115的右侧还是左侧，并且位于基本上l形的或基本上反l形的第三间隔层153中。也就是说，第二侧壁间隔件150b中的第四间隔层154可以包括第一和第二分段154v和154h。第四间隔层154的第一分段154v可以在y方向上定向，并且横向紧邻第三间隔层153的第一分段153v。第四间隔层154的第二分段154h可以位于第三间隔层153的第二分段153h上方并与之紧邻，且可以在x方向上定向，使得其基本上垂直于第一分段154v。第四间隔层154可以相对薄(例如，2-6nm)，并且第四间隔层154的厚度可以基本均匀。即，第一分段154v和第二分段154h可以具有与第一分段154v的厚度在x方向上测量和第二分段154h的厚度在y方向上测量相同的厚度。第二侧壁间隔件150b还可以包括第五间隔层155，其位于第四间隔层154上并且呈锥形(即，基本上呈d形或基本上呈反d形，取决于第二侧壁间隔件是位于栅极结构115的右侧还是左侧)。也就是说，第五间隔层155可以具有紧邻第四间隔层154的第二分段154h的底端、与底端相对的顶端、横向紧邻第四间隔层的第一分段154v的第一侧面、以及与垂直侧面相对并弯曲的第二侧面，使得第五间隔层155从底端到顶端逐渐变细。第五间隔层155可以例如由用于第三间隔层153的相同的第三介电材料(例如，氮化硅(sin))或替代地由一些其他合适的介电材料制成。第五间隔层155可具有在与第四间隔层的第二分段154h相邻的底端的x方向上测量的例如5-25nm的最大宽度。
89.或者，如图1c的ctss-nvm装置110c所示，第二侧壁间隔件150c可以包括一个附加间隔层，特别是第四间隔层154。第二侧壁间隔件150c中的第四间隔层154可例如由用于第二间隔层152的相同第二介电材料(例如，二氧化硅(sio2))制成。在这种情况下，它可以是相对厚的且呈锥形的(即，基本上是d形的或基本上是反d形的，这取决于第二侧壁间隔件是在栅极结构115的右侧还是左侧)。也就是说，第四间隔层154可以具有紧邻第三间隔层153的第二分段153h的底端、与底端相对的顶端、横向紧邻第三间隔层153的第一分段153v的第一侧面、以及与第一侧面相对并弯曲的第二侧面，使得第四间隔层154从底端到顶端逐渐变细。第四间隔层154可具有在与第三间隔层的第二分段153h相邻的底端的x方向上测量的例如10-30nm的最大宽度。
90.应该注意的是，第二侧壁间隔件150a、150b、150c的每一个基本上呈l形(或基本上呈反l形)的间隔层在上文中被描述为具有在y方向定向的第一分段(例如，基本上平行于栅极结构的侧壁)和在x方向上定向的第二分段(例如，基本上平行于半导体基板的顶面)，以便基本上垂直于第一分段。应当理解，术语“基本垂直”用于说明以下处理变化：可能导致第一分段和第二分段彼此形成一定角度(例如，90度加或减0-20度)而不是完全垂直；和/或(b)可导致第一分段和/或第二分段弯曲而不是完全平面的。
91.ctss-nvm装置110a、110b、110c还可包括用于抬升源/漏区域的半导体层112，半导体层112位于半导体基板103的源/漏区域107a的顶面上，具体地，位于半导体基板103的源/漏区域107a的顶面上方并与之紧邻，并且进一步横向紧邻第一侧壁间隔件116，使得其与栅极结构115物理分离等于第一最大宽度171的第一距离。半导体层112可以是外延半导体层、外延硅层、外延硅锗层或一些其他合适的外延半导体层。
92.应当注意，对于p型ctss-nvm装置，半导体层112可以是外延硅层、外延硅锗层或掺
杂有p型掺杂剂的任何其他合适类型的外延半导体层，以便在相对较高的导电水平下具有p型导电性，且特别是沟道区域108中的半导体基板103可以是未掺杂的或掺杂有n型掺杂剂的，在相对较低的导电水平下具有n型导电性。相反地，对于n型ctss-nvm装置，半导体层112可以是掺杂有n型掺杂剂的外延硅层或一些其他合适的外延半导体层，以便在相对较高的导电水平下具有n型导电性，且特别是沟道区域108中的半导体基板103可以是未掺杂或掺杂有p型掺杂剂，从而在相对较低的导电水平下具有p型导电性。
93.ctss-nvm装置110a、110b、110c可进一步包括附加层180a，其包含位于肖特基势垒二极管区域的顶面上，特别是在其上方并与之紧邻的用于肖特基势垒二极管的金属。例如，附加层可以是多个金属硅化物层中的一个。具体而言，ctss-nvm装置110a、110b、110c可进一步包括多个金属硅化物层。一个用于肖特基势垒二极管的金属硅化物层180a可以在邻近第二侧壁间隔件150a、150b，150c的半导体基板103的肖特基势垒二极管区域107b的顶面上，且尤其在其上方并与之紧邻，使得其与栅极结构115物理分离等于第二最大宽度172的第二距离。另一金属硅化物层180b可位于半导体层112的顶面上方且与之紧邻，以便横向定位紧邻第一侧壁间隔件116。又一金属硅化物层180c可位于栅极结构115的顶面上方且与之紧邻(例如，在a-si层上)，以便横向位于第一侧壁间隔件116与第二侧壁间隔件150a、150b、150c之间。这些金属硅化物层180a-180c可以是镍硅化物层、钴硅化物层、钛硅化物层或任何其他合适类型的金属硅化物层。
94.如上所述，半导体结构100a、100b、100c可以包括多个ctss-nvm装置110a、110b、110c。任选地，相邻的ctss-nvm装置110a、110b、110c可以共享相同的抬升(raised)源/漏区域，如图所示。或者，相邻的ctss-nvm装置可以具有离散的抬升源/漏区域，这些源/漏区域被物理分离(例如，通过隔离区域)(未示出)。
95.在操作中，可通过金属硅化物层180c对给定ctss-nvm装置的栅极结构115施加不同的偏置条件，通过金属硅化物层180b到抬升源/漏区域，并通过金属硅化物层180a到肖特基势垒二极管，以便：(a)迫使电荷进入第三间隔层153，尤其是进入第二侧壁间隔件150a、150b、150c的电荷捕获介电材料中，从而编程ctss-nvm装置110a、110b、110c(例如，存储“1”数据位)；(b)从第二侧壁间隔件150a、150b、150c的第三间隔层153移除电荷，从而擦除ctss-nvm装置110a、110b、110c(即，存储“0”数据位)；或(c)读取ctss-nvm装置110a、110b、110c的编程或擦除状态。例如，如果通过金属硅化物层180b向抬升源/漏区域施加0v，则通过金属硅化物层180c向栅极结构115施加正电压，并且通过金属硅化物层180a向肖特基势垒二极管施加相同的正电压，沟道热电子(channel hot electrons；ches)可以从抬升源/漏区域流过栅极结构115正下方的半导体基板103的沟道区域108，并流入第二侧壁间隔件150a、150b、150c的第三间隔层153。因此，电荷被捕获在第三间隔层153的电荷捕获介电材料内，并且ctss-nvm装置110a、110b、110c被编程。应注意，由于第三间隔层153的相对较长的第三最大宽度173(例如，》15nm)，可发生编程所需的电荷捕获。如果通过金属硅化物层180b向抬升源/漏区域施加0v，则通过金属硅化物层180c向栅极结构115施加负电压，并且通过金属硅化物层180a向肖特基势垒二极管施加相同的负电压，通孔可流入第二侧壁间隔件150a、150b、150c的第三间隔层153。因此，从第三间隔层153的电荷捕获材料释放电荷，并且擦除ctss-nvm装置110a、110b、110c。如果通过金属硅化物层180b将0v施加到抬升源/漏区域，并且通过金属硅化物层180c将读取电压施加到栅极结构115，则可以在金属硅化物层
180a处感测通过肖特基势垒二极管的电流，其中，相对低的电流指示ctss-nvm装置110a，110b、110c已经被编程(即，存储“1”数据位)，且相对高的电流指示ctss-nvm装置110a、110b、110c已经被擦除(即，存储“0”数据位)。应该理解，这些偏置条件是为了说明的目的而提供的，并不打算限制。本领域技术人员将认识到，可以采用各种不同的替代偏置方案来实现ctss-nvm装置的期望编程、擦除和/或读取。
96.如下文关于方法实施例更详细地讨论的，这种ctss-nvm装置110a、110b、110c的形成可以与其他半导体装置的形成集成。例如，任选地，在半导体结构100a、100b、100c是混合结构的实施例中，一个或多个绝缘体上半导体装置(例如，一个或多个完全耗尽的绝缘体上半导体fet 190)可以位于绝缘体上半导体区102中。各fet 190可以包括沟道区域191上方的绝缘体上半导体层105上的栅极结构195。沟道区域191可以是未掺杂的或任选地掺杂的。对称侧壁间隔件196可以位于栅极结构195的相对侧壁上，并且对称侧壁间隔件196基本上可以与ctss-nvm装置的第一侧壁间隔件116相同。各fet 190还可以包括用于绝缘体上半导体层105上的抬升源/漏区域的半导体层192(例如，原位掺杂外延半导体层)，使得栅极结构195横向定位在源/漏区域之间，并且通过对称侧壁间隔件196与之物理分离。任选地，如图所示，相邻fet 190可以共享抬升源/漏区域。或者，相邻的fet可以具有离散的抬升源/漏区域，这些区域被物理上分离(例如，通过隔离区域)(未示出)。各fet 190还可以包括在半导体层192和栅极结构195的顶面上的金属硅化物层180(例如，镍硅化物层、钴硅化物层、钛硅化物层或任何其他合适类型的金属硅化物层)。
97.半导体结构100a、100b、100c可进一步包括覆盖ctss-nvm装置110a、110b、110c的一个或多个共形介电层，并进一步覆盖半导体基板上的任何其他半导体装置(例如，覆盖绝缘体上半导体区102中的fet 190，如果适用)。这些共形介电层可包括例如：第二介电材料(例如，二氧化硅(sio2))的共形介电层181和在共形介电层182上的第三介电材料(例如，氮化硅(sin))的另一共形介电层182。半导体结构100a、100b、100c还可包括共形介电层182上的一个或多个中段工艺(middle-of-the-line；mol)介电层以及穿过mol介电层和共形介电层延伸到各种装置的端子的mol接触件。
98.本文还公开了形成上述半导体结构实施例100a(图1a)、100b(图1b)和100c(图1c)的方法的实施例。一般而言，每个方法实施例可包括提供半导体基板并在半导体基板上形成一个或多个ctss-nvm装置。任选地，用于在半导体基板上形成ctss-nvm装置的工艺步骤可以与用于形成其他类型装置的工艺集成，如下文更详细地描述的。在任何情况下，形成ctss-nvm装置可包括在半导体基板上形成邻接半导体基板内的沟道区域的栅极结构。形成ctss-nvm装置可进一步包括在栅极结构的相对侧壁上形成非对称侧壁间隔件。具体地，可以在栅极结构的第一侧壁上形成具有第一宽度的第一侧壁间隔件。另外，具有大于第一宽度的第二宽度的第二侧壁间隔件可以形成在与第一侧壁相对的栅极结构的第二侧壁上。第二侧壁间隔件可进一步形成以包括电荷捕获材料。例如，第二侧壁间隔件可以形成为包括多个介电间隔层。其中一个介电间隔层可以由电荷捕获介电材料制成，并且取决于特定方法实施例，可以是锥形的(即，可以基本上是d形的或反d形的，取决于栅极结构的侧面)，或者，可选地，可具有分别平行于栅极结构和半导体基板的第一分段和第二分段(即，可基本上为l形或反l形，取决于栅极结构的侧面)。在任何情况下，可以形成第二侧壁间隔件，使得由电荷捕获介电材料制成的介电间隔件包括具有最大宽度的底端(即，最接近半导体基板
的端部)，所述最大宽度足以实现适当ctss-nvm装置操作所需的电荷捕获。形成ctss-nvm装置还可包括，在完成第一侧壁间隔件的形成之后和完成第二侧壁间隔件的形成之前，在邻近第一侧壁间隔件的半导体基板上形成用于源/漏区域的半导体层(例如，原位掺杂外延半导体层)。形成ctss-nvm装置还可包括，在完成第二侧壁间隔件的形成之后，在邻近第二侧壁间隔件的半导体基板上形成包括用于肖特基势垒二极管的金属(例如，金属硅化物层)的附加层。
99.更具体地，图2是说明在所有方法实施例中执行的相同初始工艺步骤的流程图。具体而言，方法实施例可以从提供半导体基板103开始(参见工艺步骤202和图3)。半导体基板可以是块体半导体基板(例如，块体硅基板)。或者，半导体基板可以是混合基板，其包括一个或多个块体半导体区101(例如，块体硅区)和一个或多个绝缘体上半导体区102(例如，绝缘体上硅(soi)区)。混合结构可包括半导体基板103(例如，硅基板)，其具有一个或多个块体半导体区101(例如，块体硅区)和邻接块体半导体区101的一个或多个绝缘体上半导体区102(例如，绝缘体上硅(soi)区)。绝缘体上半导体区102可包括：紧邻半导体基板103的顶面的绝缘体层104(例如，埋置氧化物层或其他合适的绝缘体层)；以及绝缘体上半导体层105(例如，绝缘体上硅(soi)层或其他合适的绝缘体上半导体层)，其相对薄(例如，20nm或更小，优选为4-12nm)，并且其紧邻绝缘体层104的顶面。
100.方法实施例可进一步包括在半导体基板(例如，在混合基板的块体半导体区101上)上形成用于一个或多个ctss-nvm装置的栅极结构115(参见工艺步骤204和图3)。可选地，一个或多个场效应晶体管(fet)的栅极结构195可以同时形成在半导体基板上(例如，完全耗尽的绝缘体上半导体fet可以同时形成在混合基板的绝缘体上半导体区102的绝缘体上半导体层105上)。为了说明的目的，下面描述关于在混合基板上形成的方法。应当理解，关于混合基板的使用的讨论并非旨在限制，并且，可选地，可以使用任何合适的基板。
101.在任何情况下，栅极结构形成可以包括：在半导体基板上形成一个或多个栅极介电层；在栅极介电层上形成一个或多个栅极导体层；在栅极导体层上形成介质栅极盖层；以及执行常规的光刻图案化和各向异性(anisotropic)蚀刻技术，以在沟道区域(例如，在用于ctss-nvm装置的半导体基板103中和用于fet的绝缘体上半导体层105中)上形成离散栅极结构。在一示例性实施例中，栅极介电层可包括薄二氧化硅(sio2)层和在sio2栅极介电层上的薄高k介电层。高k介电层可以是基于铪(hf)的介电质(例如，铪氧化物、铪硅氧化物、铪硅氧氮化物、铪铝氧化物等)或一些其他合适的高k介电质(例如，氧化铝、钽氧化物、氧化锆等)。在示例性实施例中，栅极导体层可包括在高k栅极介电层上的薄氮化钛(tin)层和在tin层上的非晶硅(amorphous silicon；a-si)层。应当理解，上述栅极介电层和导体材料层是为了说明目的而提供的，并非用于限制。或者，任何其他合适的栅极介电层和导体材料层可以并入所公开的ctss-nvm装置的栅极结构中。
102.可以在工艺步骤204执行光刻图案和蚀刻工艺，使得每个栅极结构115、195具有相对的侧壁(即，第一侧壁和与第一侧壁相对的第二侧壁)。相对的侧壁可以从半导体基板的顶面延伸(例如，在y方向上)，使得它们基本上彼此平行并且基本上垂直于半导体基板的顶面。术语“基本上平行”和“基本上垂直”用于说明以下处理变化：(a)可能导致相对的侧壁相对于半导体的顶面(例如，在90度加或减0-20度处)稍微倾斜，而不是完全垂直；(b)可能导致相对侧壁稍微弯曲，而不是完全平面；和/或(c)可导致半导体基板的顶面并非完全平面。
103.第一介电材料的第一共形介电层121可沉积在部分完成的半导体结构上(参见工艺步骤206和图3)。第一介电材料可以是例如低k介电材料。为了本发明的目的，“低k介电材料”是指介电常数小于氮化硅的介电常数(即小于7)的介电材料。可采用的示例性低k介电材料包括但不限于硅硼碳氮化物(sibcn)、硅氧碳氮化物(sionc)、硅碳氮化物(sicn)、碳氧化硅(sico)和氢化碳氧化硅(sicoh)。第一共形介电层可以相对薄(例如，3-15nm)。
104.可以在第一共形介电层121上形成掩模层401，并且对开口411-412进行图案化(例如，使用常规的光刻图案化和蚀刻技术)(参见工艺步骤208和图4)。例如，对于块体半导体区中的每个部分完成的ctss-nvm装置，可以将开口411图案化到掩模层401中，以便暴露第一共形介电层121的第一部分。开口411和第一共形介电层的第一部分可以位于栅极结构115的第一侧上方，并且可以进一步横向延伸到与第一侧相邻的半导体基板103的区域107a上方。掩模层401可保持覆盖栅极结构115的第二侧上的第一共形介电层121的第二部分，并且进一步横向延伸到与第二侧相邻的半导体基板103的区域107b上方。开口412可将第一共形介电层121的部分暴露在绝缘体上半导体区102中部分完成的fet上。
105.可以执行常规的侧壁间隔件蚀刻工艺(例如，选择性各向异性蚀刻工艺)，以便从暴露的第一共形介电层121的垂直部分形成侧壁间隔件(参见工艺步骤210和图5)。因此，对于块体半导体区101中的每个部分完成的ctss-nvm装置，将从第一共形介电层121的第一部分形成第一侧壁间隔件116。第一侧壁间隔件116将具有第一最大宽度171，如在x方向上从栅极结构115的第一侧壁测量的，如图所示，其基本上平行于半导体基板103的顶面。第一最大宽度171可以是例如3-15nm或大约等于第一共形介电层121的沉积厚度。另外，对于绝缘体上半导体区102中的每个部分完成的fet，将形成相对的侧壁间隔件196。应当注意，侧壁间隔件蚀刻工艺还将导致半导体表面暴露在块体半导体区101中，并且横向邻接每个部分完成的ctss-nvm装置的第一侧壁间隔件116(例如，半导体基板103的区域107a的顶面)和绝缘体上半导体区102中，并且横向邻接每个部分完成的fet的相对侧壁间隔件196(例如，绝缘体上半导体层105的区域的顶面横向邻接相对侧壁间隔件196)。
106.可以选择性地移除掩模层401(参见工艺步骤212)。应当注意，对于每个部分完成的ctss-nvm装置，在所述工艺的时刻点，与栅极结构115的第二侧相邻的半导体基板103的区域107b仍将被第一共形介电层121的剩余部分覆盖。任选地，可以在下面的工艺步骤214之后执行掩模层401的移除。
107.用于抬升源/漏区域的半导体层随后可以沉积(例如，外延生长)到暴露的半导体表面上(参见工艺步骤214和图6)。对于块体半导体区101中的每个部分完成的ctss-nvm装置，半导体层可包括半导体层112，半导体层112位于半导体基板103的顶面上，位于与第一侧壁间隔件116相邻的区域107a上方。对于绝缘体上半导体区中的每个部分fet，半导体层还可以包括位于邻接相对侧壁间隔件196的绝缘体上半导体层105的顶面上的半导体层192。对于p型装置，半导体层可以是外延硅、外延硅锗或一些其他合适的外延半导体材料，并且可以原位掺杂，或者，可选地，随后植入，以便在相对高的导电水平下具有p型导电性。对于n型装置，半导体层可以是外延硅或一些其他合适的外延半导体材料，并且可以原位掺杂，或者，可选地，随后植入，以便在相对高的导电水平下具有n型导电性。在一示例性实施例中，正在形成的ctss-nvm装置和可选的fet可以是p型装置，并且在工艺步骤214处沉积的半导体层可以是紧邻半导体表面的掺硼外延硅锗(sigeb)，并且可选地，在sigeb层上外延
碳化硅锗(sigec)。
108.可执行另一的侧壁间隔件蚀刻工艺(例如，选择性各向异性蚀刻工艺)，以便从第一共形介电层121的剩余部分的垂直部分形成每个部分完成的ctss-nvm装置，第一间隔层151用于栅极结构115的第二侧壁上的第二侧壁间隔件(参见工艺步骤216和图7)。因此，就所使用的介电间隔材料而言，第一间隔层151可以类似于第一侧壁间隔件116。第一间隔层151将被横向紧邻栅极结构的第二侧壁，并且在y方向上定向，远离半导体基板103延伸，使得其覆盖栅极结构115的第二侧壁。然而，应当注意，第一侧壁间隔件和第二侧壁间隔件的第一间隔层可以是非对称的。例如，从半导体基板的顶面测量的第一侧壁间隔件的高度可以小于第二侧壁间隔件的第一间隔层151的高度。然而，宽度应大致相同(例如，大致等于第一共形介电层121的沉积厚度，例如，3-15nm)。如图所示，介电栅极盖(cap)也可以在工艺步骤216处被选择性地移除。
109.第二介电材料的第二共形介电层122随后可沉积在部分完成的半导体结构上方(参见工艺步骤218和图8)。第二介电材料可以是例如未掺杂的二氧化硅(sio2)或一些相对薄(例如，2-6nm)且不同于第一介电材料的其他合适介电材料。应当注意，在混合基板的块体半导体区上的ctss-nvm装置和同一混合基板的绝缘体上半导体区中的fdsoi fet的集成处理中，第二共形介电层122例如可以是在常规的fdsoi fet处理期间使用的相同op氧化物衬层。
110.根据所形成的ctss-nvm装置的具体实施例，剩余的工艺步骤可能会有所不同。具体而言，图9和图11至图14的流程图说明了可用于形成如图1a所示的具有ctss-nvm装置110a的半导体结构100a的工艺步骤。图15和图16至图20的流程图说明了可用于形成如图1b所示的具有ctss-nvm装置110b的半导体结构100b的工艺步骤。图21和图22至图25的流程图说明了可用于形成如图1c所示的具有ctss-nvm装置110c的半导体结构100c的工艺步骤。
111.具体而言，参考图9的流程图，在所述方法的一个实施例中，第三介电材料的第三共形介电层123可以沉积在第二共形介电层122上(参见工艺步骤902和图10)。第三介电材料可以不同于第一介电材料和第二介电材料，并且更具体地，可以是电荷捕获介电材料(例如，氮化硅(sin)或一些其他合适的电荷捕获介电材料)。可以沉积第三共形介电层123，使得其相对厚(例如，15-30nm)，并且更具体地，使得其比第一共形介电层121和第二共形介电层122两者都厚。
112.可以在部分完成的半导体结构上形成附加掩模层501，并通过开口512图案化(例如，使用常规的光刻图案化和蚀刻技术)(参见工艺步骤904和图11)。开口512可以暴露部分完成的fet上方的绝缘体上半导体区102中的第三共形介电层123的部分。随后可选择性地移除第三共形介电层123的暴露部分(例如，使用对电荷捕获介电材料具有选择性的各向同性蚀刻工艺，例如，对sin具有选择性)(参见工艺步骤906和图11)。
113.然后可以选择性地移除附加掩模层501(参见工艺步骤908)，并且可以在部分完成的半导体结构上形成第二附加掩模层502(参见工艺步骤910和图12)。第二附加掩模层502可以通过开口513图案化(例如，使用常规的光刻图案化和蚀刻技术)。开口513可暴露第三共形介电层123的部分，所述部分覆盖块体半导体区101中的部分完成的ctss-nvm装置。
114.可执行另一常规的侧壁间隔件蚀刻工艺(例如，选择性各向异性蚀刻工艺)，以便从用于每个部分完成的ctss-nvm装置的第三共形介电层123的暴露部分的垂直部分形成用
于第二侧壁间隔件的第三间隔层153(参见工艺步骤912和图12)。
115.然后可选择性地移除第二附加掩模层502(参见工艺步骤914)，并可执行附加处理以完成第二侧壁间隔件150a(参见工艺步骤916和图13)。具体地，可执行选择性蚀刻工艺，以便从部分完成的半导体结构选择性地移除第二共形介电层122的暴露部分。选择性蚀刻工艺可以是各向异性(anisotropic)蚀刻工艺或各向同性(isotropic)和各向异性蚀刻工艺的组合。在此选择性蚀刻工艺期间，第三间隔层153将保护第二共形介电层的位于第三间隔层和侧面的栅极之间以及第三间隔层和下方的基板之间的部分，以便为第二侧壁间隔件150a创建第二间隔层152。作为工艺步骤916的结果，第二间隔层152将横向紧邻第一间隔层151，并且将基本上为l形或反l形，这取决于第二侧壁间隔件150a是在栅极结构115的右侧还是左侧。第二间隔层152的厚度将基本均匀并且等于第二共形介电层的沉积厚度(例如，2-6nm)。此外，作为先前执行的工艺步骤912的结果，第三间隔层153将位于第二间隔层152上，使得第三间隔层153与半导体基板物理分离并且将逐渐变细(例如，基本上d形或基本上反d形，取决于第二侧壁间隔件是在栅极结构115的右侧还是左侧)。此外，第三间隔层153的第三最大宽度173将基本上等于第三共形介电层123的沉积厚度(例如，至少15nm，例如，15-30nm)。因此，第二侧壁间隔件150a将具有大于第一侧壁间隔件116的第一最大宽度171的第二最大宽度172。即，第一侧壁间隔件116和第二侧壁间隔件150a将是非对称的。参见以上关于第二侧壁间隔件150a的生成结构的详细讨论。
116.应注意，工艺步骤916还可导致各种半导体表面的暴露，包括：对于每个部分完成的ctss-nvm装置，每个栅极结构115的顶部的a-si表面(即，由于移除介质栅极盖)，与第一侧壁间隔件116相邻的半导体层112的顶面和与第二侧壁间隔件150a相邻的半导体基板103的区域107b的顶面；以及，对于每个部分完成的fet，每个栅极结构195的顶部的a-si表面和半导体层192的顶部表面。金属硅化物层(例如，镍硅化物层、钴硅化物层、钛硅化物层或任何其他合适类型的金属硅化物层)可以使用常规的盐化技术在这些暴露的半导体表面上形成(参见工艺步骤918和图10)。即，对于每个部分完成的ctss-nvm装置，金属硅化物层180a-180c可以形成在与第二侧壁间隔件150a相邻的半导体基板103的区域107b的顶面上，在与第一侧壁间隔件116相邻的半导体层112的顶面上，以及在每个栅极结构115的顶部的a-si表面上。对于每个部分完成的fet，可以在每个栅极结构195的顶部的a-si表面上和半导体层192的顶面上形成附加金属硅化物层180。
117.完成半导体结构100a的附加工艺可包括但不限于一个或多个附加共形介电层181-182(例如，二氧化硅(sio2)层和在sio2层上的氮化硅(sin))、中段工艺(包括接触件形成)等等(参见工艺步骤920和图1a)。
118.参考图15的流程图，在所述方法的另一个实施例中，可以在部分完成的半导体结构上沉积多个共形介电层(参见工艺步骤1502和图16)。这些共形介电层可以包括第三介电材料的第三共形介电层123。第三介电材料可以不同于第一介电材料和第二介电材料，更具体地，可以是电荷捕获介电材料(例如，氮化硅(sin)或一些其他合适的电荷捕获介电材料)。可以沉积第三共形介电层123，使得其相对薄(例如，5-15nm)但比第二共形介电层122厚。应当注意，通过对混合基板的块体半导体区上的ctss-nvm装置和同一混合基板的绝缘体上半导体区中的fdsoi fet的集成处理，所述特定方法实施例中的第三共形介电层123例如可以是，在常规fdsoi fet工艺期间采用的相同的op氮化物层。在任何情况下，这些共形
介电层还可以包括第四共形介电层124，其由用于第二共形介电层122的相同第二介电材料或一些其他合适的介电材料制成，并且沉积成相对薄(例如，2-6nm)。这些共形介电层还可以包括第五共形介电层125，第五共形介电层125由用于第三共形介电层123的相同的第三介电材料或一些其他合适的介电材料制成，并且沉积成具有例如5-25nm的厚度。
119.可在第五共形介电层125上形成附加掩模层601并利用开口612图案化(例如，使用常规的光刻图案化和蚀刻技术)(参见工艺步骤1504和图17)。开口612可在部分完成的fet上暴露绝缘体上半导体区102中的第五共形介电层125的部分。随后可选择性地移除第五共形介电层125的暴露部分(例如，使用对电荷捕获介电材料具有选择性的各向同性蚀刻工艺，例如，对sin具有选择性的各向同性蚀刻工艺)(参见工艺步骤1506和图17)。
120.然后可以选择性地移除附加掩模层601(参见工艺步骤1508)，并且可以在部分完成的半导体结构上形成第二附加掩模层602(参见工艺步骤1510和图18)。第二附加掩模层602可以用开口613图案化(例如，使用常规的光刻图案化和蚀刻技术)。开口613可在部分完成的ctss-nvm装置上暴露块体半导体区101中的第五共形介电层125的部分。
121.可执行另一常规的侧壁间隔件蚀刻工艺(例如，选择性各向异性蚀刻工艺)，以便从第五共形介电层125的暴露部分的垂直部分形成每个部分完成的ctss-nvm装置，用于第二侧壁间隔件150b的第五间隔层155(参见工艺步骤1512和图19)。
122.然后可以选择性地移除第二附加掩模层602(参见工艺步骤1514)，并且可以执行附加处理以完成第二侧壁间隔件150b(参见工艺步骤1516和图20)。具体地，可以选择性地蚀刻第四共形介电层124的暴露部分。在蚀刻第四共形介电层124期间，第五间隔层155将保护第五间隔层155和第三共形介电层123之间的第四共形介电层的部分，以创建用于第二侧壁间隔件150b的第四间隔层154。然后，可以选择性地蚀刻第三共形介电层123的暴露部分。在蚀刻第三共形介电层123期间，第四和第五间隔层154-155将保护第四间隔层154和第二共形介电层122之间的第三共形介电层的部分，以创建用于第二侧壁间隔件150b的第三间隔层153。最后，可以选择性地蚀刻第二共形介电层122的暴露部分。在蚀刻第二共形介电层122期间，第三、第四和第五间隔层153-155将保护第三间隔层153和侧面的第一间隔层151之间以及第三间隔层153与下方的基板之间的第二共形介电层122的部分，以创建用于第二侧壁间隔件150b的第二间隔层152。
123.应注意，工艺步骤1516可使用各向异性蚀刻工艺或各向同性和各向异性蚀刻工艺两者的组合来执行。作为工艺步骤1516的结果，第二间隔层152将位于基板上并横向紧邻第一间隔层151，并且将基本上为l形或反l形，这取决于第二侧壁间隔件150b是在栅极结构115的右侧还是左侧。第二间隔层152的厚度将基本均匀并且等于第二共形介电层的沉积厚度(例如，2-6nm)。第三间隔层153将位于第二间隔层152上，使得第三间隔层153与半导体基板物理分离，并且也将基本上为l形或反l形，这取决于第二侧壁间隔件150b是在栅极结构115的右侧还是左侧(如上文关于结构更详细地讨论的)。第三间隔层153的厚度将基本上均匀并且等于第三共形介电层的沉积厚度(例如，5-15nm)。第四间隔层154将位于第三间隔层153上，并且也将基本上为l形或反l形，这取决于第二侧壁间隔件150b是在栅极结构115的右侧还是左侧(如上文关于结构更详细地讨论的)。第四间隔层154的厚度将基本上均匀并且等于第四共形介电层的沉积厚度(例如，2-6nm)。最后，作为工艺步骤1512的结果，第五间隔层155将位于第四间隔层154上并且逐渐变细。
124.应注意，工艺步骤1516还可导致各种半导体表面的暴露，包括：对于每个部分完成的ctss-nvm装置，各栅极结构115的顶部的a-si表面(即，由于介质栅极盖的移除)，与第一侧壁间隔件116相邻的半导体层112的顶面和与第二侧壁间隔件150b相邻的半导体基板103的区域107b的顶面；以及，对于每个部分完成的fet，每个栅极结构195的顶部的a-si表面和半导体层192的顶部表面。金属硅化物层(例如，镍硅化物层、钴硅化物层、钛硅化物层或任何其他合适类型的金属硅化物层)可以使用常规的盐化技术在这些暴露的半导体表面上形成(参见工艺步骤1518和图20)。即，对于每个部分完成的ctss-nvm装置，金属硅化物层180a-180c可以形成在与第二侧壁间隔件150b相邻的半导体基板103的区域107b的顶面上，在与第一侧壁间隔件116相邻的半导体层112的顶面上，以及在每个栅极结构115的顶部的a-si表面上。对于每个部分完成的fet，可以在每个栅极结构195的顶部的a-si表面上和半导体层192的顶面上形成附加金属硅化物层180。
125.完成半导体结构100b的附加工艺可包括但不限于一个或多个附加共形介电层181-182(例如，二氧化硅(sio2)层和在sio2层上的氮化硅(sin)层)、工段工艺(包括接触件形成)等等(参见工艺步骤1520和图1b)。
126.参考图21的流程图，在所述方法的又一实施例中，可在部分完成的半导体结构上沉积多个共形介电层(参见工艺步骤2102和图22)。这些共形介电层可以包括第三介电材料的第三共形介电层123。第三介电材料可以不同于第一介电材料和第二介电材料，更具体地，可以是电荷捕获介电材料(例如，氮化硅(sin)或一些其他合适的电荷捕获介电材料)。可以沉积第三共形介电层123，使得其相对薄(例如，5-15nm)但比第二共形介电层122厚。应当注意，通过对混合基板的块体半导体区上的ctss-nvm装置和同一混合基板的绝缘体上半导体区中的fdsoi fet的集成处理，所述特定方法实施例中的第三共形介电层123例如可以是，在常规fdsoi fet工艺中采用的相同的op氮化物层。这些共形介电层还可以包括第四共形介电层124，第四共形介电层124由用于第二共形介电层122的相同第二介电材料或一些其他合适的介电材料制成，并且沉积成相对厚(例如，10-30nm)。
127.可以执行常规的侧壁间隔件蚀刻工艺(例如，选择性各向异性蚀刻工艺)，以便从用于每个部分完成的ctss-nvm装置的第四共形介电层124的垂直部分形成用于第二侧壁间隔件的第四间隔层154(参见工艺步骤2104和图23)。如图所示，在工艺步骤2104之后，第四共形介电层的不需要的部分124
′
仍然可以留在绝缘体上半导体区102内的第三共形介电层123上。因此，可以在部分完成的半导体结构上形成附加掩模层701，并利用开口712进行图案化(例如，使用常规的光刻图案化和蚀刻技术)(参见工艺步骤2106和图24)。开口712可暴露绝缘体上半导体区102，使得绝缘体上半导体区102中的第四共形介电层124的不需要部分可被选择性地移除(例如，使用对sio2选择性的各向同性蚀刻工艺)(参见工艺步骤2108和图24)。然后，可以选择性地移除掩模层712(参见工艺步骤2110)。
128.然后可以执行附加工艺以完成第二侧壁间隔件150c(参见工艺步骤2112和图25)。具体地，可以选择性地蚀刻第三共形介电层153的暴露部分。在蚀刻第三共形介电层123期间，第四间隔层154将保护第四间隔层154和第二共形介电层122之间的第三共形介电层的部分，以创建用于第二侧壁间隔件150c的第三间隔层153。最后，可以选择性地蚀刻第二共形介电层122的暴露部分。在蚀刻第二共形介电层122期间，第三和第四间隔层153-154将保护第三间隔层153和侧面的第一间隔层151之间以及第三间隔层153和下方的基板之间的第
二共形介电层122的部分，以创建用于第二侧壁间隔件150c的第二间隔层152。
129.应注意，工艺步骤2112可使用各向异性蚀刻工艺或各向同性和各向异性蚀刻工艺两者的组合来执行。作为工艺步骤2112的结果，第二间隔层152将横向紧邻第一间隔层151，并且将基本上为l形或反l形，取决于第二侧壁间隔件150c是在栅极结构115的右侧还是左侧。第二间隔层152的厚度将基本均匀并且等于第二共形介电层的沉积厚度(例如，2-6nm)。第三间隔层153将位于第二间隔层152上，使得第三间隔层153与半导体基板物理分离，并且也将基本上为l形或反l形，取决于第二侧壁间隔件150c是在栅极结构115的右侧还是左侧(如上文关于结构更详细地讨论的)。第三间隔层153的厚度将基本上均匀并且等于第三共形介电层的沉积厚度(例如，5-15nm)。第四间隔层154将位于第三间隔层153上，并且将基本上为d形或反d形，取决于第二侧壁间隔件150b是在栅极结构115的右侧还是左侧(如上文关于结构更详细地讨论的)。
130.应注意，工艺步骤2112还可导致各种半导体表面的暴露，包括：对于每个部分完成的ctss-nvm装置，各栅极结构115的顶部的a-si表面(即，由于介质栅极盖的移除)，与第一侧壁间隔件116相邻的半导体层112的顶面和与第二侧壁间隔件150a相邻的半导体基板103的区域107b的顶面；以及，对于每个部分完成的fet，每个栅极结构195的顶部的a-si表面和半导体层192的顶面。金属硅化物层(例如，镍硅化物层、钴硅化物层、钛硅化物层或任何其他合适类型的金属硅化物层)可以使用常规的盐化技术在暴露的半导体表面上形成(参见工艺步骤2114和图25)。即，对于每个部分完成的ctss-nvm装置，金属硅化物层180a-180c可以形成在与第二侧壁间隔件150c相邻的半导体基板103的区域107b的顶面上，，在与第一侧壁间隔件116相邻的半导体层112的顶面上，以及在每个栅极结构115的顶部的a-si表面上。对于每个部分完成的fet，可以在每个栅极结构195的顶部的a-si表面上和半导体层192的顶面上形成附加金属硅化物层180。
131.完成半导体结构100c的附加工艺可包括但不限于沉积一个或多个附加共形介电层181-182(例如，二氧化硅(sio2)层和sio2层上的氮化硅(sin)层)、中段工艺(包括接触件形成)等等(参见工艺步骤2116和图1c)。
132.在上述每个方法实施例中，沉积共形介电层的不同介电材料、沉积共形介电层的不同厚度，并且可以选择用于形成间隔层的选择性蚀刻工艺的类型以确保以下各项：(a)第一侧壁间隔层116和第二侧壁间隔层150a、150b、150c是非对称的，并且特别地，由不同的介电材料制成并且分别具有不同的最大宽度171和172；(b)第二侧壁间隔件150a、150b、150c(由电荷捕获材料制成)的第三间隔层153与半导体基板物理分离(例如，通过薄二氧化硅(sio2)层)；以及(c)第三间隔层153在接近半导体基板的底端处具有第三最大宽度173，并且第三最大宽度173足以(例如，至少15nm)实现适当ctss-nvm装置操作所需的电荷捕获。
133.应当理解，在上述方法和结构中，半导体材料是指其导电性能可以通过掺杂杂质而改变的材料。示例性半导体材料包括例如基于硅的半导体材料(例如，硅、硅锗、硅锗碳化物、碳化硅等)和基于氮化镓的半导体材料。纯半导体材料，更具体地，为了增加导电性而未掺杂杂质的半导体材料(即，未掺杂的半导体材料)在本领域中被称为本征(intrinsic)半导体。为了增加导电性而掺杂有杂质的半导体材料(即，掺杂的半导体材料)在本领域中被称为非本征(extrinsic)半导体，并且将比由相同基底材料制成的本征半导体更具导电性。也就是说，非本征硅将比本征硅更具导电性；非本征硅锗比本征硅锗更具导电性，等等。此
外，应当理解，可以使用不同的杂质(即，不同的掺杂剂)来实现不同的导电类型(例如，p型导电性和n型导电性)，并且掺杂剂可以根据所使用的不同半导体材料而变化。例如，硅基半导体材料(例如，硅、硅锗等)通常掺杂有iii族掺杂剂，例如硼(b)或铟(in)，以实现p型导电性，而硅基半导体材料通常掺杂有v族掺杂剂，例如砷(as)、磷(p)或锑(sb)，以实现n型导电性。氮化镓(gan)基半导体材料通常掺杂有镁(mg)以实现p型导电性或硅(si)以实现n型导电性。本领域技术人员还将认识到，不同的导电性水平将取决于给定半导体区域中掺杂剂的相对浓度水平。
134.应当理解，本文中使用的术语是为了描述所公开的结构和方法，而不是限制性的。例如，如本文所使用的，除非上下文另有明确指示，否则单数形式“一”、“一个”和“该”也意图包括复数形式。此外，如本文所使用的，术语“包括”、“包括有”、“包含”和/或“包含有”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件和组件的存在或添加，和/或其群组。此外，如本文所使用的，诸如“右”、“左”、“垂直”、“水平”、“顶”、“底”、“上”、“下”、“下方”、“下面”、“上方”、“上面”、“平行”、“直立”等术语，用于描述相对位置，如附图所示(除非另有说明)，以及诸如“接触”、“直接接触”、“邻接”、“直接相邻”、“紧邻”等术语，旨在指示至少一个元件与另一元件物理接触(没有其他元件将所述元件分开)。本文使用术语“横向”来描述元件的相对位置，并且更具体地，指示一个元件相对于另一元件上方或下方被定位到另一元件的侧面，因为这些元件在附图中被定向和示出。例如，与另一个元件横向相邻的一个元件将位于另一个元件旁边，与另一个元件横向紧邻的一个元件将直接位于另一个元件旁边，以及横向包围另一元件的一个元件将与另一元件的外侧壁相邻并与之接界。所附权利要求中所有手段或步骤加功能元件的对应结构、材料、动作和等效物旨在包括用于与具体要求保护的其他权利要求元件组合执行功能的任何结构、材料或动作。
135.本发明的各种实施例的描述是为了说明的目的而给出的，但并不打算穷尽或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文中使用的术语是为了最好地解释实施例的原理，相对于市场中发现的技术的实际应用或技术改进，或者使本领域的普通技术人员能够理解本文中公开的实施例。