半导体装置的制造方法及半导体装置与流程

半导体装置的制造方法及半导体装置
1.本技术主张以日本专利申请第2020－153997号(申请日：2020年9月14日)为基础申请的优先权。本技术通过引用该基础申请而包含基础申请的全部内容。
技术领域
2.实施方式主要涉及半导体装置的制造方法及半导体装置。


背景技术：

3.对于通过设置于沟槽内的栅极电极控制沿半导体层的纵向使电流导通的沟道的设备，需要改善由栅极电极和基极区域的位置关系产生的接通电阻和寄生电容的权衡关系的设备设计。另外，由于制造时的偏差，有时实际设备的接通电阻和电容产生偏差，需要抑制这种情况。


技术实现要素：

4.实施方式提供一种半导体装置的制造方法及半导体装置，能够针对制造时的偏差使装置特性的灵敏度变迟钝。
5.根据实施方式，半导体装置的制造方法具有以下工序：在第一导电型的第一半导体层形成沟槽；在所述沟槽内埋入第一绝缘膜；对所述第一绝缘膜进行蚀刻，使所述第一绝缘膜的上表面后退至比所述沟槽的开口靠下方，使所述沟槽的上部的侧壁从所述第一绝缘膜露出；从所述沟槽的所述上部的侧壁向所述第一半导体层注入第二导电型杂质并使其扩散，在所述第一半导体层处的与所述沟槽的所述上部相邻的区域形成第二导电型半导体区域；在形成所述第二导电型半导体区域后，在所述沟槽的所述上部的所述第一绝缘膜上形成栅极电极。
附图说明
6.图1是第一实施方式的半导体装置的示意剖面图。
7.图2是第一实施方式的半导体装置的部分结构的示意俯视图。
8.图3～图11是表示第一实施方式的半导体装置的制造方法的示意剖面图。
9.图12a及12b是第一实施方式的半导体装置的示意剖面图。
10.图13是表示第一实施方式的半导体装置的ron
×
qgd特性的模拟结果的曲线图。
11.图14是第二实施方式的半导体装置的示意剖面图。
12.图15是第三实施方式的半导体装置的示意剖面图。
13.图16是表示第三实施方式的半导体装置的制造方法的示意剖面图。
14.图17是第四实施方式的半导体装置的部分结构的示意俯视图。
15.图18是图17中的a-a’剖面图。
16.图19是图17中的b-b’剖面图。
具体实施方式
17.下面，参照附图对实施方式进行说明。另外，在各附图中对相同的结构赋予相同的标号。
18.在下面的实施方式中，设第一导电型为n型、第二导电型为p型而进行说明，但也可以设第一导电型为p型、第二导电型为n型。
19.[第一实施方式]
[0020]
图1是第一实施方式的半导体装置1的示意剖面图。
[0021]
图2是第一实施方式的半导体装置1的部分结构的示意俯视图。
[0022]
半导体装置1具有半导体部10、漏极电极(第一电极)51、源极电极(第二电极)52、栅极电极(控制电极)30和场板电极20。在半导体部10的一个面设置有漏极电极51，在半导体部10的另一面设置有源极电极52。半导体装置1是通过栅极电极30的控制，使电流在连结漏极电极51和源极电极52的方向(纵向)上流过的纵型半导体装置。
[0023]
半导体部10的材料例如是硅。或者，半导体部10的材料例如还可以是碳化硅、氮化镓等。
[0024]
半导体部10具有n

型的漏极层(或者基板)11、n型的漂移层(第一半导体层)12、p型的基极区域(第二导电型半导体区域)13、和n

型的源极区域(第一导电型半导体区域)14。
[0025]
漂移层12设置于漏极层11上。漏极层11的n型杂质浓度及源极区域14的n型杂质浓度，比漂移层12的n型杂质浓度高。基极区域13设置于漂移层12上，源极区域14设置于基极区域13上。
[0026]
在半导体部10形成有多个沟槽t。沟槽t的侧壁与源极区域14、基极区域13及漂移层12相邻。沟槽t的底部位于漂移层12内。
[0027]
如图2所示，沟槽t、栅极电极30、场板电极20、源极区域14及基极区域13形成为在与沟槽t的深度方向正交的第一方向(在图2中指纵向)上延伸的条状。
[0028]
如图1所示，栅极电极30和场板电极20设置于沟槽t内。栅极电极30在沟槽t内设置于场板电极20之上。在沟槽t内，在栅极电极30和场板电极20之间设置有绝缘膜42。在场板电极20和沟槽t的底部之间以及场板电极20和沟槽t的侧壁之间设置有绝缘膜41。
[0029]
栅极电极30与源极区域14的一部分及基极区域13的一部分隔着栅极绝缘膜43而相邻。栅极绝缘膜43设置于栅极电极30和源极区域14之间以及栅极电极30和基极区域13之间。
[0030]
基极区域13隔着栅极绝缘膜43与栅极电极30的侧面对置。能够通过对栅极电极30施加阈值以上的电压，从而在基极区域13处的与栅极电极30对置的部分形成n型的沟道(反转层)。
[0031]
基极区域13具有第一部分13a和第二部分13b。第一部分13a位于栅极绝缘膜43和第二部分13b之间，并与栅极绝缘膜43接触。第一部分13a是与栅极绝缘膜43(沟槽t的侧壁)相邻的部分。第一部分13a的p型杂质浓度比第二部分13b的p型杂质浓度高。
[0032]
在第一实施方式中，第一部分13a和栅极绝缘膜43的边界比第二部分13b向下方突出。基极区域13的最下端位于第一部分13a和栅极绝缘膜43的边界。该基极区域13的最下端位于比栅极电极30的最下端靠下方的位置。
[0033]
在漏极层11的背面设置有漏极电极51。漏极电极51与漏极层11接触，并与漏极层11电连接。
[0034]
在半导体部10的上表面上设置有源极电极52。源极电极52与源极区域14的上表面及侧面接触，并与源极区域14电连接。并且，源极电极52与基极区域13接触，并与基极区域13电连接。在基极区域13处与源极电极52接触的部分的p型杂质浓度，比第一部分13a的p型杂质浓度及第二部分13b的p型杂质浓度高。
[0035]
在源极电极52和栅极电极30之间设置有绝缘膜44。栅极电极30与未图示的栅极配线电连接。场板电极20例如与源极电极52电连接。场板电极20在栅极断开的状态下使漂移层12的电场的分布变平缓。
[0036]
下面，参照图3～图11对第一实施方式的半导体装置1的制造方法进行说明。
[0037]
如图3所示，在漂移层12形成多个沟槽t。沟槽t形成为在与沟槽t的深度方向正交的第一方向(在图3中贯通纸面的方向)上延伸的条状。沟槽t例如通过使用未图示的掩膜的rie(reactive ion etching，反应离子蚀刻)法形成。沟槽t的底部不到达漏极层11，而位于漂移层12内。
[0038]
如图4所示，在沟槽t内隔着绝缘膜41埋入作为场板电极20的材料的导电体。绝缘膜41沿着沟槽t的内壁(底部及侧壁)及漂移层12的上表面形成。导电体在被埋入沟槽t内的绝缘膜41的内侧的空间后，例如进行回蚀。通过该回蚀，导电体的上表面后退至比沟槽t的开口靠下方，并位于沟槽t内。绝缘膜41例如是氧化硅膜。场板电极20例如是多晶硅。
[0039]
在沟槽t内的场板电极20的上方确保由绝缘膜41包围的空间。图5所示的绝缘膜42以填埋该空间的方式形成于半导体部10上。绝缘膜42例如是氧化硅膜。沟槽t内隔着绝缘膜41由场板电极20和绝缘膜42填埋。
[0040]
在形成绝缘膜42时，绝缘膜42的上表面位于比沟槽t的开口靠上方的位置。然后，对绝缘膜42进行蚀刻，使绝缘膜42的上表面后退。如图6所示，使绝缘膜42的上表面后退至比沟槽t的开口靠下方。在沟槽t的侧壁形成的绝缘膜41例如是与绝缘膜42相同的氧化硅膜，所以在绝缘膜42的蚀刻时，也蚀刻绝缘膜41。由此，沟槽t的上部的侧壁从绝缘膜41及绝缘膜42露出。也去除在漂移层12的上表面形成的绝缘膜41。在沟槽t内残留的绝缘膜42覆盖场板电极20的上表面。
[0041]
在沟槽t露出的上部的侧壁，如图7及图8所示形成栅极绝缘膜43。栅极绝缘膜43例如是通过热氧化法形成的氧化硅膜。栅极绝缘膜43还形成于漂移层12的上表面。在沟槽t的上部残留有由栅极绝缘膜43包围的空间。
[0042]
在形成栅极绝缘膜43后，通过离子注入法从沟槽t的上部的侧壁向半导体部10(漂移层12)注入p型杂质。p型杂质通过栅极绝缘膜43注入漂移层12。p型杂质例如是硼。在图7中，示意地用箭头a表示p型杂质的注入方向。p型杂质朝向相对于半导体部10的表面及厚度方向倾斜的斜下方，从沟槽t的上部的侧壁注入漂移层12。或者，也可以是，在实施了离子注入后形成栅极绝缘膜43。
[0043]
如图8的俯视图所示，沟槽t呈条状延伸，一个沟槽t具有两个侧壁。对于一个沟槽t，从其上部的两个侧壁分别向漂移层12注入p型杂质。图9示意地表示注入了p型杂质的区域13’。
[0044]
在离子注入后，如图10所示，在沟槽t的上部中的绝缘膜42上形成栅极电极30。作
为栅极电极30的材料的导电体例如是多晶硅。
[0045]
将作为栅极电极30的材料的导电体以其上表面位于比沟槽t的开口靠上方的方式形成于半导体部10上，然后使栅极电极30的上表面后退至比沟槽t的开口靠下方。栅极电极30的上表面位于比沟槽t的开口靠下方的沟槽t内。
[0046]
在形成栅极电极30后，从半导体部10的上表面向半导体部10注入n型杂质。n型杂质沿相对于半导体部10的上表面大致垂直的方向注入。n型杂质例如是磷或者砷。
[0047]
然后，通过热处理，使注入至半导体部10的p型杂质及n型杂质扩散。由此，如图11所示，在半导体部10处的与沟槽t的上部的侧壁相邻的区域形成p型的基极区域13，在基极区域13上形成n型的源极区域14。
[0048]
绝缘膜44埋入至栅极电极30上的沟槽t内。以覆盖半导体部10的上表面的方式形成绝缘膜44，然后去除半导体部10的上表面(源极区域14的上表面)上的绝缘膜44。此时，也去除在源极区域14的上表面形成的栅极绝缘膜43，源极区域14的上表面露出。
[0049]
形成从露出的源极区域14的上表面到达基极区域13的接触用的沟槽，然后在该接触用的沟槽内及半导体部10上形成源极电极52。在漏极层11的背面形成漏极电极51。
[0050]
图12a及12b是第一实施方式的半导体装置1处的栅极电极30和基极区域13相邻的部分的示意剖面图。
[0051]
图12a的栅极电极30的厚度比图12b的栅极电极30薄，图12a的栅极电极30的下端(绝缘膜42的上表面)位于比图12b的栅极电极30的下端(绝缘膜42的上表面)靠上方的位置。栅极电极30的厚度是指沿着沟槽t的深度方向的厚度。图12a的栅极电极30的上表面和图12b的栅极电极30的上表面位于相同的位置(高度)。
[0052]
根据实施方式，在向沟槽t的上部的空间中埋入栅极电极30之前，从沟槽t的上部的侧壁向漂移层12注入p型杂质(图7的工序)。由此，即使决定栅极电极30的下端的位置的绝缘膜42的上表面的位置在对绝缘膜42进行蚀刻时偏移，基极区域13的下端的位置也会追随绝缘膜42的上表面的位置即栅极电极30的下端的位置而变化。
[0053]
如图12a及图12b所示，即使栅极电极30的下端的位置偏移，也能够使栅极电极30的下端和基极区域13的下端的纵向(电流路径方向)上的距离d大致固定。因此，能够实现装置特性的灵敏度相对于制造时的偏差迟钝的具有鲁棒性的构造。
[0054]
另外，如图7所示，通过从沟槽t的上部的侧壁沿倾斜方向注入p型杂质，如图9所示，p型杂质的注入区域13’越是接近沟槽t的侧壁的部分越形成至深的位置。因此，在热扩散后，如图10及图1所示，基极区域13的与栅极绝缘膜43(沟槽t的侧壁)相邻的第一部分13a比第二部分13b向下方突出，第二部分13b位于比第一部分13a远离栅极绝缘膜43(沟槽t的侧壁)的位置。这样能够降低栅极电极30和漂移层12之间的寄生电容(栅极漏极间电容)cgd。
[0055]
图13是表示第一实施方式的半导体装置1的ron
×
qgd特性的模拟结果的曲线图。ron表示接通电阻。qgd表示作为通断性能的指标而受到重视的栅极漏极间电荷量。横轴表示栅极电极30的厚度。栅极电极30的上表面的位置固定，通过使下端的位置变动，使栅极电极30的厚度变动。
[0056]
实线表示将基极区域13的下表面处的相对于最浅的部分的最深的部分(与沟槽t的侧壁相邻的部分)的突出量设为0.100μm时的特性。
[0057]
虚线表示将上述基极区域13的突出量设为0.050μm时的特性。
[0058]
点线表示将上述基极区域13的突出量设为0.020μm时的特性。
[0059]
单点划线表示将上述基极区域13的突出量设为0.010μm时的特性。
[0060]
双点划线表示将上述基极区域13的突出量设为0.001μm时的特性。
[0061]
在这五种情况中，假设基极区域13的下表面处的最浅的部分的位置相同。
[0062]
根据图13的模拟结果可知，只要栅极电极30的厚度在固定的范围中，基极区域13的与沟槽t的侧壁相邻的部分的突出量越大，则越能够降低ron
×
qgd。
[0063]
通过控制从沟槽t的侧壁注入漂移层12的p型杂质的注入角度、加速度等离子注入条件，能够调整基极区域13处的与沟槽t的侧壁相邻的部分的突出量。并且，即使改变角度和速度分为多次注入p型杂质，也能够进行基极区域13处的与沟槽t的侧壁相邻的部分的突出量的调整。
[0064]
[第二实施方式]
[0065]
图14是第二实施方式的半导体装置2的示意剖面图。
[0066]
例如，通过提高p型杂质的加速度，如图14所示，能够使基极区域13处的与沟槽t的侧壁相邻的部分不向下方突出，使基极区域13的下表面大致平坦。在这种情况下，在使绝缘膜42的上表面后退后，在形成栅极电极30之前，从沟槽t的上部的侧壁注入p型杂质，所以即使决定栅极电极30的下端的位置的绝缘膜42的上表面的位置偏移，也能够使栅极电极30的下端和基极区域13的下端的距离大致固定。
[0067]
[第三实施方式]
[0068]
图15是第三实施方式的半导体装置3的示意剖面图。
[0069]
如图15所示，也可以是栅极电极30的下端位于比基极区域13处的与沟槽t的侧壁相邻的第一部分13a的下端靠下方的位置的构造。对于该半导体装置3，与基极区域13的下端比栅极电极30的下端向下方突出的构造相比，与栅极电极30对置的基极区域13的面积增加，所以能够降低接通电阻。
[0070]
对于该构造，在如上所述从沟槽t的上部的侧壁注入p型杂质形成基极区域13后，在将栅极电极30埋入沟槽t内的绝缘膜42上之前，对绝缘膜42进行追加蚀刻，如图16所示，使绝缘膜42的上表面比基极区域13的下端向下方后退。虽然在绝缘膜42的追加蚀刻时可能产生蚀刻量(绝缘膜42的上表面的后退量)的偏差，但是该追加蚀刻量相比绝缘膜42的第一次的蚀刻量很小，因追加蚀刻导致的栅极电极30的下端的位置的偏差小，不会达到影响装置特性的程度。
[0071]
[第四实施方式]
[0072]
图17是第四实施方式的半导体装置4的部分结构的示意俯视图。
[0073]
图18是图17中的a-a’剖面图。
[0074]
图19是图17中的b-b’剖面图。
[0075]
在内部包含栅极电极30的沟槽t不限于条状，还可以是包含三个以上的侧壁的多边形的孔。图17表示例如形成作为六边形的孔的沟槽t的例子。一个沟槽t具有六个侧壁。并且，从六个侧壁分别与上述的图7所示的步骤一样地向漂移层12注入p型杂质，形成p型的基极区域13。
[0076]
在这种情况下，即使栅极电极30的下端的位置偏移，也能够使栅极电极30的下端
和基极区域13的下端的纵向(电流路径方向)上的距离大致固定，能够实现装置特性的灵敏度相对于制造时的偏差迟钝的具有鲁棒性的构造。
[0077]
场板电极20在沟槽t的中心位置沿着沟槽t的中心轴方向设置。栅极电极30设置为在沟槽t的上部包围场板电极20的上部的周围。在场板电极20和栅极电极30之间设置有绝缘膜45。
[0078]
在沟槽t内的场板电极20上及栅极电极30上设置有绝缘膜44。在半导体部10上及绝缘膜44上设置有绝缘膜46。在绝缘膜46上设置有源极电极52。
[0079]
场板电极20通过贯通绝缘膜46及绝缘膜44的金属插头61，与源极电极52连接。
[0080]
如图19所示，在绝缘膜46中设置有栅极配线70。栅极配线70经由金属插头71与栅极电极30连接，金属插头71从栅极配线70的下表面在绝缘膜46内及绝缘膜44内朝向栅极电极30延伸。
[0081]
如图18所示，源极区域14及基极区域13通过贯通绝缘膜46的金属插头62，与源极电极52连接。如图17所示，金属插头62包围六边形的沟槽t的周围。
[0082]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并非意图限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形被包含在发明的范围或主旨中，并且被包含在权利要求书所记载的发明和其等价的范围中。