半导体装置及其制造方法与流程

半导体装置及其制造方法
1.相关申请
2.本技术享受以日本专利申请2020-153233号(申请日：2020年9月11日)为基础申请的优先权。本技术通过参考该基础申请而包括基础申请的全部内容。
技术领域
3.本发明的实施方式涉及半导体装置及其制造方法。


背景技术：

4.金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)等半导体装置被用于电力转换等用途。期望半导体装置的可靠性高。


技术实现要素：

5.本发明提供一种能够提高可靠性的半导体装置及其制造方法。
6.实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第二导电型的第四半导体区域、第一导电型的第五半导体区域、栅极电极以及第二电极。所述第一半导体区域设置于所述第一电极之上，与所述第一电极电连接。所述第二半导体区域设置于所述第一半导体区域的一部分之上。所述第三半导体区域包含第一区域以及第二区域。所述第一区域在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上与所述第二半导体区域分离。所述第二区域设置于所述第一区域与所述第二半导体区域之间，具有比所述第一区域高的第一导电型的杂质浓度。所述第三半导体区域设置于所述第一半导体区域的另一部分之上。所述第四半导体区域设置于所述第二半导体区域之上，具有比所述第二半导体区域高的第二导电型的杂质浓度。所述第五半导体区域设置于所述第四半导体区域的一部分之上。所述栅极电极隔着栅极绝缘层与所述第四半导体区域对置。所述第二电极设置于所述第四半导体区域以及所述第五半导体区域之上，与所述第四半导体区域以及所述第五半导体区域电连接。
附图说明
7.图1是表示第一实施方式的半导体装置的剖视图。
8.图2是表示第一实施方式的半导体装置的俯视图。
9.图3是表示第一实施方式的半导体装置的剖视图。
10.图4的(a)～图6的(b)是表示第一实施方式的半导体装置的制造工序的剖视图。
11.图7的(a)、(b)是表示第一实施方式的半导体装置的一部分的剖视图、及表示a1-a2线处的杂质浓度的曲线图。
12.图8是表示第一实施方式的第一变形例的半导体装置的剖视图。
13.图9是表示第一实施方式的第二变形例的半导体装置的剖视图。
14.图10是表示第一实施方式的第三变形例的半导体装置的剖视图。
15.图11是表示第二实施方式的半导体装置的剖视图。
16.图12是表示第二实施方式的半导体装置的俯视图。
17.图13是表示第二实施方式的半导体装置的剖视图。
18.图14是将图13的一部分放大后的剖视图。
具体实施方式
19.以下，参照附图对本发明的各实施方式进行说明。
20.附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。
21.在本技术说明书和各图中，对与已经说明过的要素相同的要素标注相同的附图标记并适当省略详细的说明。
22.在以下的说明以及附图中，n

、n-、n
‑‑
以及p、p-的标记表示各杂质浓度的相对高低。即，附加有“ ”的标记表示与没有附加“ ”和
“‑”
中的任一个的标记相比杂质浓度相对较高，附加有
“‑”
的标记表示与没有附加任一个的标记相比杂质浓度相对较低。这些标记在各个区域中包含p型杂质和n型杂质这两者的情况下，表示这些杂质进行了相互补偿之后的净杂质浓度的相对高低。在标注相同标记的半导体区域彼此之间，杂质浓度也可以存在差异。
23.关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反转而实施各实施方式。
24.(第一实施方式)
25.图1是表示第一实施方式的半导体装置的剖视图。
26.第一实施方式的半导体装置100是mosfet。如图1所示，半导体装置100包含n

型(第一导电型)漏极区域1(第一半导体区域)、p-型(第二导电型)柱区域2(第二半导体区域)、n-形柱区域3(第三半导体区域)、p型基极区域4(第四半导体区域)、n

型源极区域5(第五半导体区域)、n-型缓冲区域6(中间区域)、栅极电极10、漏极电极21(第一电极)、源极电极22(第二电极)以及绝缘部30。
27.在实施方式的说明中，使用xyz坐标系。将从漏极电极21朝向n

型漏极区域1的方向设为z方向(第一方向)。将与z方向垂直的一个方向作为x方向(第二方向)。将与z方向垂直且与x方向交叉的一个方向作为y方向(第三方向)。另外，为了说明，将从漏极电极21朝向n

型漏极区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极21与n

型漏极区域1的相对位置关系，与重力的方向无关。
28.漏极电极21设置于半导体装置100的下表面。n

型漏极区域1设置于漏极电极21之上，与漏极电极21电连接。p-型柱区域2设置于n

型漏极区域1的一部分之上。n-型柱区域3设置于n

形漏极区域1的另一部分之上。n-型柱区域3在x方向上与p-型柱区域2并列。n-型柱区域3中的n型杂质浓度比n

型漏极区域1中的n型杂质浓度低。
29.n-型柱区域3包含第一区域3a及第二区域3b。第一区域3a在x方向上与p-型柱区域2分离。第二区域3b设置于p-型柱区域2与第一区3a之间。第二区域3b中的n型杂质浓度比第一区域3a中的n型杂质浓度高。
型缓冲区域6作为半导体材料包含硅、碳化硅、氮化镓、或者砷化镓。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或锑。作为p型杂质，能够使用硼。栅极电极10包含多晶硅等导电材料。栅极绝缘层11及绝缘部30包含氧化硅等绝缘材料。漏极电极21及源极电极22包含钛、钨、或铝等金属。
43.图4～图6是表示第一实施方式的半导体装置的制造工序的剖视图。
44.首先，准备包含n

型半导体层81(第一半导体层)和n
‑‑
型半导体层82(第二半导体层)的半导体基板80。n
‑‑
型半导体层82设置于n

型半导体层81之上。通过化学气相沉积(cvd)，在n
‑‑
型半导体层82之上形成绝缘层91。通过光刻以及反应性离子蚀刻(rie)，对绝缘层91进行图案化。使用绝缘层91作为掩模，通过rie在n
‑‑
型半导体层82的上表面形成开口op1。如图4的(a)所示，开口op1在x方向上形成有多个。各开口op1沿y方向延伸。
45.对于图4的(a)所示的结构体，通过各向同性的掺杂方法，对开口op1的内表面s掺杂n型杂质。内表面s是n
‑‑
型半导体层82的表面的一部分。作为各向同性的掺杂方法，使用等离子体掺杂或固相扩散。对半导体基板80进行热处理，使n型杂质活化。由此，如图4的(b)所示，n-型扩散区域83(第一扩散区域)形成于n
‑‑
型半导体层82。也可以在半导体基板80的热处理之前，通过热氧化沿着开口op1的内表面形成绝缘层92。通过绝缘层92，能够抑制在用于活化的热处理中n
‑‑
型半导体层82的半导体材料气化。
46.在用于活化的热处理中，n型杂质从开口op1的内表面s向x方向和y方向扩散。在n-型扩散区域83形成浓度梯度。其结果，n-型扩散区域83包含第一区域83a、第二区域83b及第三区域83c。第一区域83a在x方向上与内表面s分离。第二区域83b位于内表面s与第一区域83a之间。第三区域83c在z方向上位于n

型半导体层81与内表面s之间、以及n

型半导体层81与第二区域83b之间。第二区域83b及第三区域83c各自中的n型杂质浓度比第一区域83a中的n型杂质浓度高。
47.另外，在第一区域83a的下方残存有例如n
‑‑
型半导体层82。n
‑‑
型半导体层82中的n型杂质浓度比第一区域83a中的n型杂质浓度低。或者，在用于活化的热处理中，n型杂质也可以扩散到n
‑‑
型半导体层82的整体。在该情况下，在第一区域83a的下方形成具有比第一区域83a低的第一导电型的杂质浓度的第四区域。在任一情况下，在形成n-型扩散区域83后，在第一区域83a的下方，都存在具有比第一区域83a低的第一导电型的杂质浓度的第一导电型的区域。
48.去除绝缘层92。通过等离子体掺杂或固相扩散，在内表面s掺杂p型杂质。对半导体基板80进行热处理，使p型杂质活化。如图5的(a)所示，与n-型扩散区域83的一部分重叠地形成沿着内表面s的p-型扩散区域84(第二扩散区域)。
49.通过cvd，形成将开口op1填埋的绝缘层93。去除绝缘层93的一部分及绝缘层91，以使n-型扩散区域83的上表面露出。也可以在剩余的绝缘层93中存在空隙93a。通过热氧化，在n-型扩散区域83的上表面以及p形扩散区域85的上表面形成绝缘层94。如图5的(b)所示，在p-型扩散区域84的上部离子注入p型杂质，形成p型扩散区域85。
50.在绝缘层94之上形成导电层，通过光刻以及rie，将该导电层图案化。由此，形成栅极电极10。形成将绝缘层94和栅极电极10覆盖的绝缘层95。通过光刻以及rie，去除绝缘层94的一部分以及绝缘层95的一部分，在栅极电极10彼此之间形成开口op2。p型基极区域4的一部分以及绝缘层93通过开口op2而露出。通过开口op2，在p型扩散区域85的上部选择性地
离子注入n型杂质。由此，如图6的(a)所示，形成n

型扩散区域86。
51.绝缘层95之上形成将开口op2填埋的源极电极22。对n

型半导体层81的背面进行研磨，直到n

型半导体层81成为规定的厚度为止。如图6的(b)所示，在n

型半导体层81的背面形成漏极电极21。通过以上方式，制造出第一实施方式的半导体装置100。
52.在图6的(b)所示的半导体装置中，n

型半导体层81与半导体装置100中的n

型漏极区域1对应。在x方向上相邻的p-型扩散区域84彼此之间的n-型扩散区域83的一部分与n-型柱区域3对应。n-型扩散区域83的第一区域83a与n-型柱区域3的第一区域3a对应。n-型扩散区域83的第二区域83b与n-型柱区域3的第二区域3b对应。n

型半导体层81与p-型扩散区域84之间、n

型半导体层81与第一区域83a之间、以及n

型半导体层81与第二区域83b之间的第一导电型的区域，与n-型缓冲区域6对应。n-型扩散区域83的第三区域83c与n-型缓冲区域6的第一部分6a对应。n
‑‑
型半导体层82与n-型缓冲区域6的第二部分6b对应。p-型扩散区域84与p-型柱区域2对应。p型扩散区域85与p型基极区域4对应。n

型扩散区域86与n

型源极区域5对应。
53.对第一实施方式的效果进行说明。
54.为了提高半导体装置100的耐压，优选p-型柱区域2所包含的p型杂质量与n-型柱区域3所包含的n型杂质量之差较小。通过使差较小，从而在半导体装置100为截止状态时，能够将p-型柱区域2和n-形柱区域3完全耗尽化。
55.除了耐压以外，对于半导体装置100，还期望降低导通电阻。为了降低半导体装置100的导通电阻，优选n-型柱区域3中的n型杂质浓度较高。但是，n-型柱区域3中的n型杂质浓度越高，n-型柱区域3越难以耗尽化。因此，n-型柱区域3中的n型杂质浓度越高，则需要使n-型柱区域3的宽度(x方向上的长度)越窄。通过提高n-型柱区域3中的n型杂质浓度，且使n-型柱区域3的宽度变窄，从而能够在维持半导体装置100的耐压的同时，降低半导体装置100的导通电阻。
56.另一方面，若n-型柱区域3中的n型杂质浓度较高，则在n-形柱区域3的宽度产生偏差时，n-形柱区域3所包含的n型杂质量的偏差变大。因此，半导体装置100的耐压的偏差也变大，半导体装置100的可靠性降低。
57.针对该技术问题，在第一实施方式的半导体装置100中，n-型柱区域3包含第一区域3a以及第二区域3b。例如图4的(a)所示的x方向上相邻的开口op1彼此之间的n
‑‑
型半导体层82的宽度对n-型柱区域3的宽度产生影响。如图4的(b)所示，第一区域3a及第二区域3b通过在开口op1的内表面s掺杂n型杂质而形成。第二区域3b沿着内表面s形成，第二区域3b的宽度与n-型柱区域3的宽度的偏差无关且大致恒定。因此，当n-型柱区域3的宽度存在偏差时，相应地第一区域3a的宽度存在偏差。
58.第一区域3a中的n型杂质浓度比第二区域3b中的n型杂质浓度低。因此，即使第一区域3a的宽度存在偏差，与第二区域3b的宽度存在偏差的情况相比，n-型柱区域3所包含的n型杂质量的偏差也较小。根据第一实施方式，能够降低由n-型柱区域3的宽度的偏差引起的n-形柱区域3的n型杂质量的偏差。其结果，能够降低半导体装置100的耐压的偏差，能够提高半导体装置100的可靠性。
59.对第一实施方式的优选例进行说明。
60.图7的(a)是表示第一实施方式的半导体装置的一部分的剖视图。
61.图7的(b)是表示图7的(a)的a1-a2线处的杂质浓度的曲线图。
62.在图7的(b)中，横轴表示x方向上的位置p。纵轴表示杂质浓度c。实线表示n型杂质浓度。虚线表示p型杂质浓度。
63.如图7的(a)所示，n-型柱区域3的x方向上的长度l1比p-型柱区域2的x方向上的长度l2长。如图7的(b)所示，p-型柱区域2中的p型杂质浓度比n-型柱区域3中的n型杂质浓度高。在半导体装置100为导通状态时，电子通过n-型柱区域3后流向漏极电极21。通过使长度l1比长度l2长，从而在半导体装置100为导通状态时，能够扩大电子通过的路径的宽度。由此，能够进一步降低半导体装置100的导通电阻。
64.第一区域3a中的n型杂质浓度越低，则由n-形柱区域3的宽度的偏差引起的n-形柱区域3的n形杂质量的偏差越小。因此，优选第一区域3a中的n型杂质浓度c1小于第二区域3b中的n型杂质浓度c2的0.5倍。
65.例如，如图5的(a)所示，p-型柱区域2通过沿着开口op1的内表面s掺杂p型杂质而形成。在p-型柱区域2的内侧设置有绝缘部30。因此，与用p型的半导体层将开口op1填埋的情况相比，无论开口op1的宽度的偏差如何，都能够减少p-型柱区域2所包含的p型杂质量的偏差。
66.p-型柱区域2也可以代替绝缘部30而设置于实质上不含杂质的半导体部的周围。但是，为了降低半导体装置100的漏电流，p-型柱区域2优选设置于绝缘部30的周围。
67.优选的是，绝缘部30包含空隙31。在设置绝缘部30的情况下，从绝缘部30对p-型柱区域2及n-形柱区域3施加应力。由此，有可能在p-型柱区域2或n-形柱区域3产生裂纹。在绝缘部30包含空隙31的情况下，空隙31变形，从而从绝缘部30对p-型柱区域2和n-形柱区域3施加的应力分散。因此，能够降低在p-型柱区域2或n-形柱区域3产生裂纹的可能性。
68.半导体装置100优选包含n-型缓冲区域6。通过设置n-型缓冲区域6，从而在n

型漏极区域1与p-型柱区域2之间、以及n

型漏极区域1与n-型柱区域3之间耗尽层扩展，能够提高半导体装置100的耐压。
69.另外，如图1所示，n-型缓冲区域6包含第一部分6a及第二部分6b。第二部分6b在z方向上位于n

型漏极区域1与第一区域3a之间。换言之，第二部分6b在x方向以及z方向上与p-型柱区域2分离。因此，在半导体装置100为截止状态时，第二部分6b与位于p-型柱区域2之下的第一部分6a相比，难以耗尽化。关于该技术问题，优选第二部分6b中的n型杂质浓度比第一部分6a中的n型杂质浓度低。在该情况下，与第一部分6a和第二部分6b各自中的n型杂质浓度相同的情况相比，第二部分6b容易耗尽化。其结果，能够提高半导体装置100的耐压。
70.(第一变形例)
71.图8是表示第一实施方式的第一变形例的半导体装置的剖视图。
72.图8所示的半导体装置110在不包含n-型缓冲区域6这一点上与半导体装置100不同。在半导体装置110中，与半导体装置100同样地，n-型柱区域3包含第一区域3a以及第二区域3b。即使在未设置n-型缓冲区域6的情况下，通过设置第一区域3a以及第二区域3b，与n-型柱区域3中的n型杂质浓度一样的情况相比，能够减少因n-形柱区域3的宽度的偏差而引起的n-形柱区域3的n型杂质量的偏差。
73.(第二变形例)
74.图9是表示第一实施方式的第二变形例的半导体装置的剖视图。
75.在图9所示的半导体装置120中，n-型柱区域3的x方向上的n型杂质浓度的变化比半导体装置100小。在半导体装置120中，n-型柱区域3中的n型杂质浓度也可以一样。在半导体装置120中，与半导体装置100同样地，n-型缓冲区域6包含第一部分6a以及第二部分6b。即使在n-型柱区域3的x方向上的n型杂质浓度的变化小的情况下，通过设置第一部分6a以及第二部分6b，与n-型缓冲区域6中的n型杂质浓度一样的情况相比，能够提高半导体装置120的耐压。
76.(第三变形例)
77.图10是表示第一实施方式的第三变形例的半导体装置的剖视图。
78.如图10所示的半导体装置130那样，栅极电极10也可以隔着栅极绝缘层11在x方向上与p型基极区域4对置。栅极电极10位于第一区域3a之上。在半导体装置130中，与半导体装置100同样地，n-型柱区域3包含第一区域3a以及第二区域3b。由此，能够降低半导体装置130的耐压的偏差，能够提高半导体装置130的可靠性。另外，n-型缓冲区域6包含第一部分6a及第二部分6b。由此，能够提高半导体装置130的耐压。
79.(第二实施方式)
80.图11以及图13是表示第二实施方式的半导体装置的剖视图。
81.图12是表示第二实施方式的半导体装置的俯视图。
82.图11是图12及图13的xi-xi剖视图。图13是图11的xiii-xiii剖视图。在图12中，省略了栅极绝缘层11和源极电极22。
83.在第二实施方式的半导体装置200中，如图13所示，在x方向以及y方向上设置有多个p-型柱区域2。例如，y方向不是与x方向垂直，而是相对于x方向倾斜。
84.如图11及图13所示，n-型柱区域3在x-y面上设置于多个p-形柱区域2的周围。n-型柱区域3包含第一区域3a及多个第二区域3b。多个第二区域3b分别设置于多个p-型柱区域2与第一区域3a之间。多个第二区域3b在x-y面上分别设置于多个p-形柱区域2的周围。
85.如图11及图12所示，在各个p-型柱区域2之上设置有p型基极区域4。1个p型基极区域4在x-y面上设置于绝缘部30上部的周围。在各个p型基极区域4之上设置有n

型源极区域5。栅极电极10以多个p型基极区域4以及多个n

型源极区域5相对于源极电极22露出的方式，隔着栅极绝缘层11设置于n-型柱区域3以及多个p型基极区域4之上。
86.根据第二实施方式，与第一实施方式相比，能够增大x-y面上的n-型柱区域3的面积。在半导体装置200为导通状态时，能够扩大电子通过的路径的宽度。由此，能够降低半导体装置200的导通电阻。
87.另外，在半导体装置200中，与半导体装置100同样地，n-型柱区域3包含第一区域3a以及第二区域3b。由此，能够降低半导体装置200的耐压的偏差，能够提高半导体装置200的可靠性。另外，n-型缓冲区域6包含第一部分6a及第二部分6b。由此，能够提高半导体装置200的耐压。
88.n-型柱区域3的结构特别适合于第二实施方式的半导体装置200。在2个方向上设置有多个p-型柱区域2的情况下，在n-形柱区域3中，产生与任意的p-形柱区域2相比距离较远、难以耗尽化的部分。在n-型柱区域3包含第一区域3a的情况下，难以耗尽化的部分位于第一区域3a内。因此，与n-型柱区域3中的n型杂质浓度一样的情况相比，该部分容易耗尽化。
89.更具体地，参照图14进行说明。
90.图14是将图13的一部分放大后的剖视图。
91.例如，多个p-型柱区域2包含第一p-形柱区域2a、第二p-形柱区域2b以及第三p-形柱区域2c。第二p-型柱区域2b在x方向上与第一p-型柱区域2a相邻。第三p-型柱区域2c在y方向上与第一p-形柱区域2a相邻。
92.考虑在第一p-型柱区域2a的x方向及y方向上的中心ce1、第二p-型柱区域2b的x方向及y方向上的中心ce2、及第三p-型柱区域2c的x方向及y方向上的中心ce3通过的虚拟圆ic。此时，虚拟圆ic的中心ce位于与第一p-型柱区域2a、第二p-形柱区域2b及第三p-形柱区域2c中的任一个都分离的位置。从各个p-型柱区域2扩展的耗尽层难以到达中心ce附近的n-形柱区域3。
93.为了使中心ce附近耗尽化，有使p-型柱区域2彼此的间隔变窄的方法。在该情况下，n-型柱区域3的x-y面的面积变小。其结果，半导体装置200的导通电阻增大。作为其他方法，有使n-型柱区域3中的n型杂质浓度降低的方法。在该情况下，n-型柱区域3中的电阻也增大，半导体装置200的导通电阻增大。
94.通过使包含中心ce附近在内的第一区域3a的n型杂质浓度与第二区域3b相比降低，从而中心ce附近容易耗尽化。因此，根据第二实施方式，能够在抑制半导体装置200的导通电阻的增加，并且能够提高半导体装置200的耐压。
95.在此，说明了y方向相对于x方向倾斜的例子，但y方向也可以与x方向垂直。另外，在图示的例子中，从z方向观察时的p-型柱区域2的形状为圆状。从z方向观察时的p-型柱区域2的形状也可以为多边形(例如正六边形)。
96.以上，例示了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更等。这些实施方式及其变形例包含在发明的范围及主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。另外，前述的各实施方式能够相互组合来实施。