半导体元件及其制作方法与流程

1.本发明涉及一种制作半导体元件的方法，尤其是涉及一种通过调整外延层中锗浓度的分布来提升外延层平整度的方法。


背景技术：

2.为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,seg)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicon germanium,sige)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对p型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carrier mobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是n型半导体晶体管则可选择于硅基底内形成硅碳(silicon carbide,sic)外延结构，对栅极通道区产生伸张应力。
3.现今以外延成长方式形成外延层的晶体管过程中通常会先于栅极结构两侧形成凹槽，再利用外延成长制作工艺形成外延层于凹槽内。然而以外延成长方式所形成的外延层通常无法得到平整的表面轮廓并影响元件运作。因此，如何改良现有制作工艺技术以解决现有瓶颈即为现今一重要课题。


技术实现要素：

4.本发明一实施例揭露一种制作半导体元件的方法。首先形成一栅极结构于一基底上，然后形成多个凹槽于栅极结构两侧，形成一缓冲层于该等凹槽内，形成一第一线性主体层设于该缓冲层上，形成一第二线性主体层于该第一线性主体层上，形成一主体层于该第二线性主体层上，再形成一遮盖层于该主体层上。
5.本发明另一实施例揭露一种半导体元件，其包含一栅极结构设于基底上以及多个外延层设于栅极结构两侧，其中各该外延层包含一缓冲层、第一线性主体层设于该缓冲层上、一第二线性主体层设于第一线性主体层上以及一主体层设于第二线性主体层上。
附图说明
6.图1至图5为本发明一实施例制作一半导体元件的方法示意图。
7.主要元件符号说明
8.12:基底
9.14:栅极结构
10.16:栅极结构
11.18:栅极介电层
12.20:栅极材料层
13.22:硬掩模
14.24:间隙壁
15.26:轻掺杂漏极
16.28:凹槽
17.30:外延层
18.32:缓冲层
19.34:第一线性主体层
20.36:第二线性主体层
21.38:主体层
22.40:遮盖层
23.42:源极/漏极区域
24.44:接触洞蚀刻停止层
25.46:层间介电层
26.48:介质层
27.50:高介电常数介电层
28.52:功函数金属层
29.54:低阻抗金属层
30.56:硬掩模
31.58:接触插塞
具体实施方式
32.请参照图1至图5，图1至图5为本发明一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，然后于基底12上形成至少一栅极结构14、16。在本实施例中，形成栅极结构14、16的方式较佳依序形成一栅极介电层、一栅极材料层以及一硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分硬掩模、部分栅极材料层以及部分栅极介电层，然后剥除图案化光致抗蚀剂，以于基底12上形成至少一由图案化的栅极介电层18、图案化的栅极材料层20以及图案化的硬掩模22所构成的栅极结构14、16。在本实施例中，栅极结构14、16的数量以两颗为例，但不局限于此，且为了凸显后续于两个栅极结构14、16之间所形成的缓冲层与外延层，本实施例仅显示部分栅极结构14、16，例如仅显示栅极结构14的右半部分与栅极结构16的左半部分。
33.在本实施例中，基底12例如是硅基底、外延硅基底、碳化硅基底或硅覆绝缘(silicon-on-insulator,soi)基底等的半导体基底，但不以此为限。栅极介电层18可包含二氧化硅(sio2)、氮化硅(sin)或高介电常数(high dielectric constant,high-k)材料；栅极材料层20可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料；硬掩模22可选自由氧化硅、氮化硅、碳化硅(sic)以及氮氧化硅(sion)所构成的群组，但不局限于此。
34.此外，在一实施例中，还可选择预先在基底12中形成多个掺杂阱(未绘示)或多个作为电性隔离之用的浅沟槽隔离(shallow trench isolation,sti)。并且，本实施例虽以平面型晶体管为例，但在其他变化实施例中，本发明的半导体制作工艺也可应用于非平面晶体管，例如是鳍状晶体管(fin-fet)，此时，图1所标示的基底12即相对应代表为形成于一
基底12上的鳍状结构。
35.然后分别在栅极结构14、16侧壁形成至少一间隙壁24，并选择性进行一轻掺杂离子注入，利用约930℃温度进行一快速升温退火制作工艺活化植入基底12的掺质，以于间隙壁24两侧的基底12中分别形成一轻掺杂漏极26。在本实施例中，间隙壁24可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)，偏位间隙壁与主间隙壁较佳包含不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，但不局限于此。
36.随后进行一干蚀刻及/或湿蚀刻制作工艺，利用栅极结构14、16与间隙壁24为蚀刻掩模沿着间隙壁24向下单次或多次蚀刻基底12，以于栅极结构14、16两侧的基底12中形成凹槽28。举例来说，该蚀刻制作工艺可包含先进行一干蚀刻步骤以在栅极结构14、16两侧的基底12中预先形成一初始沟槽(未绘示)，再接着进行一湿蚀刻制作工艺，各向同性地加大初始沟槽以形成凹槽28。在本发明一实施例中，湿蚀刻制作工艺可选择使用例如氢氧化铵(ammonium hydroxide,nh4oh)或氢氧化四甲基铵(tetramethylammonium hydroxide,tmah)等蚀刻液体。值得注意的是，形成凹槽28的方式不限于前述干蚀刻搭配湿蚀刻的方式，也可以通过单次或多次的干蚀刻及/或湿蚀刻的方式来形成。例如在一实施例中，凹槽28可具有不同的截面形状，例如是圆弧、六边形(hexagon；又称sigmaσ)或八边形(octagon)等截面形状，本实施例是以圆弧的截面形状为实施样态说明，但并不以此为限。
37.随后如图5所示，进行一选择性外延成长(selective epitaxial growth,seg)制作工艺，利用例如二氯硅甲烷(dichlorosilane,dcs)等气体以于各凹槽28中形成外延层30，其中外延层30细部包含一缓冲层32设于凹槽28表面、第一线性主体层(first linear bulk layer)34设于缓冲层上32、第二线性主体层(second linear bulk layer)36设于第一线性主体层34上、主体层(bulk layer)38设于第二线性主体层上以及遮盖层40设于主体层38上。
38.在本实施例中，外延层30的一顶表面，例如缓冲层32、第一线性主体层34、第二线性主体层36以及主体层38顶部较佳与基底12一顶表面齐平，且较佳与凹槽28具有相同的截面形状，如圆弧、六边形(hexagon；又称sigmaσ)或八边形(octagon)的截面形状，但也可以是其他截面形状。在本发明优选实施例中，外延层30根据不同的金属氧化物半导体(mos)晶体管类型而可以具有不同的材质，举例来说，若该金属氧化物半导体晶体管为一p型晶体管(pmos)时，外延层30可选择包含硅化锗(sige)、硅化锗硼(sigeb)或硅化锗锡(sigesn)。而于本发明另一实施例中，若该金属氧化物半导体晶体管为一n型晶体管(nmos)时，外延层30可选择包含碳化硅(sic)、碳磷化硅(sicp)或磷化硅(sip)。此外，选择性外延制作工艺可以用单层或多层的方式来形成，且其异质原子(例如锗原子或碳原子)也可以渐层的方式改变，但较佳是使外延层30的表面较淡或者无锗原子，以利后续金属硅化物层的形成。另一方面，本实施例虽是以缓冲层32、第一线性主体层34、第二线性主体层36以及主体层38顶部与基底12顶表面齐平的外延层30为实施样态说明，但在本发明的其他实施例中，也可选择使外延层30或更具体而言缓冲层32、第一线性主体层34、第二线性主体层36以及主体层38顶部进一步向上延伸至高于基底12顶表面。
39.后续进行一离子注入制作工艺，以在外延层30的一部分或全部形成一源极/漏极区域42。在另一实施例中，源极/漏极区域42的形成也可同步(in-situ)于选择性外延成长
制作工艺进行，例如金属氧化物半导体是pmos时，形成硅化锗外延层、硅化锗硼外延层或硅化锗锡外延层，可以伴随着注入p型掺质；或是当金属氧化物半导体是nmos时，形成硅化碳外延层、硅化碳磷外延层或硅化磷外延层，可以伴随着注入n型掺质。由此可省略后续利用额外离子注入步骤形成p型/n型晶体管的源极/漏极区域。此外在另一实施例中，源极/漏极区域42的掺质也可以渐层的方式形成。
40.值得注意的是，本实施例所揭露的外延层30较佳包含硅化锗(sige)，且外延层30中的缓冲层32、第一线性主体层34、第二线性主体层36、主体层38以及遮盖层40分别具有不同浓度分布以及分布曲线。请同时参照图3，图3为外延层30中缓冲层32、第一线性主体层34、第二线性主体层36以及遮盖层的锗原子浓度分布图。如图3所示，本实施例中缓冲层32的锗浓度较佳小于第一线性主体层34的锗浓度，第一线性主体层34的锗浓度小于第二线性主体层36的锗浓度，第二线性主体层36的锗浓度小于主体层38的锗浓度，且遮盖层40的锗浓度小于主体层38的的锗浓度，其中第一线性主体层34的锗浓度斜率较佳小于第二线性主体层36的锗浓度斜率，且第二线性主体层36厚度也小于第一线性主体层34厚度。
41.依据本发明的优选实施例，缓冲层32的锗浓度较佳介于30％至33％，第一线性主体层34的锗浓度较佳小于39％，第二线性主体层36的锗浓度较佳介于39％至47％，主体层38的锗浓度较佳介于47％至60％，遮盖层40的锗浓度较佳介于28％至30％。另外在厚度方面缓冲层32的厚度较佳约100埃，第一线性主体层34的厚度较佳约100埃，第二线性主体层36的厚度较佳介于30-50埃，主体层38的厚度较佳介于200-300埃。
42.如图4所示，然后可选择性形成一由氮化硅所构成的接触洞蚀刻停止层(contact etch stop layer,cesl)44于基底12上并覆盖栅极结构14、16与遮盖层40，再形成一层间介电层46于接触洞蚀刻停止层44上。接着进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,cmp)去除部分层间介电层46及部分接触洞蚀刻停止层36使硬掩模22上表面与层间介电层46上表面齐平。
43.随后进行一金属栅极置换制作工艺将栅极结构14、16转换为金属栅极。例如可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,nh4oh)或氢氧化四甲铵(tetramethylammonium hydroxide,tmah)等蚀刻溶液来去除栅极结构14、16中的硬掩模22、栅极材料层20甚至栅极介电层18以于层间介电层46中形成凹槽(图未示)。之后依序形成一介质层48、高介电常数介电层50以及至少包含功函数金属层52与低阻抗金属层54的导电层于凹槽内，并再搭配进行一平坦化制作工艺使u型高介电常数介电层50、u型功函数金属层52与低阻抗金属层54的表面与层间介电层46表面齐平。
44.在本实施例中，高介电常数介电层50包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide,hfo2)、硅酸铪氧化合物(hafnium silicon oxide,hfsio4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,hfsion)、氧化铝(aluminum oxide,al2o3)、氧化镧(lanthanum oxide,la2o3)、氧化钽(tantalum oxide,ta2o5)、氧化钇(yttrium oxide,y2o3)、氧化锆(zirconium oxide,zro2)、钛酸锶(strontium titanate oxide,srtio3)、硅酸锆氧化合物(zirconium silicon oxide,zrsio4)、锆酸铪(hafnium zirconium oxide,hfzro4)、锶铋钽氧化物(strontium bismuth tantalate,srbi2ta2o9,sbt)、锆钛酸铅(lead zirconate titanate,pbzr
x
ti
1-x
o3,pzt)、钛酸钡锶(barium strontium titanate,ba
x
sr
1-x
tio3,bst)、或其组合所组成的群组。
45.功函数金属层52较佳用以调整形成金属栅极的功函数，使其适用于n型晶体管(nmos)或p型晶体管(pmos)。若晶体管为n型晶体管，功函数金属层52可选用功函数为3.9电子伏特(ev)～4.3ev的金属材料，如铝化钛(tial)、铝化锆(zral)、铝化钨(wal)、铝化钽(taal)、铝化铪(hfal)或tialc(碳化钛铝)等，但不以此为限；若晶体管为p型晶体管，功函数金属层52可选用功函数为4.8ev～5.2ev的金属材料，如氮化钛(tin)、氮化钽(tan)或碳化钽(tac)等，但不以此为限。功函数金属层52与低阻抗金属层54之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等材料。低阻抗金属层54则可选自铜(cu)、铝(al)、钨(w)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等低电阻材料或其组合。由于依据金属栅极置换制作工艺将虚置栅极转换为金属栅极是此领域者所熟知技术，在此不另加赘述。接着可去除部分高介电常数介电层50、部分功函数金属层52与部分低阻抗金属层54形成凹槽(图未示)，然后再填入一硬掩模56于凹槽内并使硬掩模56与层间介电层46表面齐平，其中硬掩模56可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。
46.如图5所示，之后可进行一图案转移制作工艺，例如可利用一图案化掩模去除栅极结构14、16旁的部分的层间介电层46以及部分接触洞蚀刻停止层44以形成多个接触洞(图未示)并暴露出下面的遮盖层40。然后再于各接触洞中填入所需的金属材料，例如包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等的阻障层材料以及选自钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞58于各接触洞内电连接源极/漏极区域42。至此即完成本发明优选实施例一半导体元件的制作。
47.综上所述，本发明主要在形成外延层时调整第一线性主体层以及第二线性主体层的锗浓度曲线来降低外延层产生刻面(facet)的机率。依据本发明的优选实施例，第一线性主体层34的锗浓度较佳小于第二线性主体层36的锗浓度，第二线性主体层36的锗浓度小于主体层38的锗浓度，且第一线性主体层34的锗浓度斜率又较佳小于第二线性主体层36的锗浓度斜率。通过此方式来调整外延层中的浓度分布本发明可降低外延层顶部产生凹洞(underfill)的现象进而改善元件发生噪声的机率。
48.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。