沟槽型MOSFET器件的制作方法

沟槽型mosfet器件
技术领域
1.本发明涉及半导体器件技术领域，更具体地，涉及一种沟槽型mosfet器件。


背景技术：

2.功率mosfet(metal oxide semiconductor field-effect transistor)是多子导电型器件，种类繁多，更迭迅速是目前功率mosfet应用领域的现状，功率mosfet以沟槽型(trench)功率mosfet为主，沟槽型mosfet是一种具有垂直导电沟道的器件，在沟槽型mosfet处于导通的状态下电流会垂直地从漏极端流向源极端。沟槽型mosfet具有导通电阻较低、栅漏电流小、开关速率高等优点，这些优点使其在工业控制、航天、通信、汽车、计算机及便携式电器、家电、办公用品等领域得到了广泛应用，尤其是在开关电源方面的应用取得了迅速发展，大大提高了电子系统的效率。传统的沟槽型mosfet以其制造工艺成熟，单价低廉的优势，在耐压20v～200v的中低压器件领域占有广阔的市场。
3.如图1所示，为现有的沟槽型mosfet的结构示意图，ciss和crss分别是mos管的输入电容和反馈电容，通过观察沟槽型mosfet管极间电容和寄生栅极电荷qg，可以看到，mos管极间电容是由其导电沟道结构及工艺决定，为实现qg的减小以及crss/ciss的减小，现有的沟槽型mosfet制备方法在沟槽103刻蚀完成后，对衬底101上的外延层102注入杂质，对所述衬底101进行高温工艺，在所述沟槽103底部的漂移区形成浮动区104，按照现有的制备方法所制备的浮动区104为悬浮电位。
4.在形成体区205的过程中，所述电位悬浮的104受热载流子和等离子注入等因素影响，导致qg以及crss/ciss不稳定且不可控，给降低qg以及降低crss/ciss带来不利影响，且影响器件可靠性，在不影响耐压的前提下，降低qg以及降低crss/ciss，不断改善并提升沟槽型mosfet性能，以使沟槽型mosfet应用获得更大的市场。


技术实现要素：

5.本发明的目的在于克服现有技术存在的上述缺陷，提供一种沟槽型mosfet器件。
6.为实现上述目的，本发明第一方面提供一种沟槽型mosfet器件，其特征在于，包括：衬底；位于所述衬底上的第一掺杂类型的第一外延层；位于所述第一掺杂类型的第一外延层内的第一沟槽，所述第一沟槽从所述第一掺杂类型的第一外延层的顶部向所述衬底底部纵向延伸且终止于所述第一掺杂类型的第一外延层内，且所述第一沟槽具有水平于所述衬底表面方向的第一沟槽宽度以及垂直于所述衬底表面方向的第一沟槽高度；第二掺杂类型的第一导电层，所述第二掺杂类型的第一导电层位于所述第一沟槽底部，所述第二掺杂类型与所述第一掺杂类型相反；所述第二掺杂类型的第一导电层具有垂直于所述衬底表面方向的第一导电层高度以及水平于所述衬底表面方向的第一导电层宽度，所述第一导电层高度小于或等于所述第一沟槽高度；第一掺杂类型的第二外延层，所述第一掺杂类型的第二外延层位于所述第一掺杂类型的第一外延层的表面和所述第二掺杂类型的第一导电层的表面；第二沟槽，所述第二沟槽位于所述第二掺杂类型的第一导电层上方的第一掺杂类
型的第二外延层内，且所述第二沟槽的底面高于所述第二掺杂类型的第一导电层的表面，所述第二沟槽具有水平于所述衬底表面方向的第二沟槽宽度；体区，所述体区位于所述第一掺杂类型的第二外延层内与所述第二沟槽相邻，且部分所述体区位于所述第二掺杂类型的第一导电层的上方；第三沟槽，所述第三沟槽位于所述第一掺杂类型的第二外延层内，所述第三沟槽贯穿所述体区且暴露出所述第二掺杂类型的第一导电层的部分表面。第二导电层，所述第二导电层填充所述第三沟槽，所述第二导电层连通所述第二掺杂类型的第一导电层和所述体区。
7.优选地，所述第一导电层宽度为所述第二沟槽宽度的80％～100％。
8.优选地，所述第二沟槽的底面高于所述第二掺杂类型的第一导电层的表面0.1um～0.5um。
9.优选地，所述第一导电层高度为0.2um～0.8um。
10.优选地，所述第二导电层的电阻低于所述第二掺杂类型的第一导电层的电阻。
11.优选地，所述第一掺杂类型的第一外延层的电阻率低于所述第二掺杂类型的第一导电层的电阻率；所述第一掺杂类型的第二外延层的电阻率低于所述第二掺杂类型的第一导电层的电阻率。
12.优选地，所述第一掺杂类型的第一外延层的电阻率低于所述第二掺杂类型的第一导电层的电阻率1倍～5倍；所述第一掺杂类型的第二外延层的电阻率低于所述第二掺杂类型的第一导电层的电阻率1倍～5倍。
13.优选地，所述第二掺杂类型的第一导电层的材料和/或与所述第二导电层的材料为半导体材料。
14.优选地，所述第二导电层的材料包括金属材料。
15.优选地，所述第二掺杂类型的第一导电层的材料和第二导电层的材料相同。
16.优选地，还包括：位于所述第一掺杂类型的第一外延层内的第一沟槽，所述第一沟槽从所述第一掺杂类型的第一外延层的顶部向所述衬底底部纵向延伸且终止于所述第一掺杂类型的第一外延层内，且所述第一沟槽具有水平于所述衬底表面方向的第一沟槽宽度以及垂直于所述衬底表面方向的第一沟槽高度；所述第二掺杂类型的第一导电层位于所述第一沟槽底部，所述第一导电层高度小于或等于所述第一沟槽高度。
17.优选地，所述第一导电层高度小于所述第一沟槽高度，所述第一掺杂类型的第二外延层填充所述第一沟槽。
18.优选地，还包括：位于所述体区内的源区；所述第三沟槽贯穿所述体区和所述源区，所述第二导电层连通所述源区、所述体区和所述第二掺杂类型的第一导电层。
19.本发明第二方面提供一种沟槽型mosfet器件的制备方法，包括：步骤s01，提供衬底，在所述衬底的表面形成第一掺杂类型的第一外延层；步骤s02，在所述第一掺杂类型的第一外延层内形成第一沟槽；步骤s03，在所述第一沟槽内形成第二掺杂类型的第一导电层；步骤s04，在所述第一掺杂类型的第一外延层的表面和所述第二掺杂类型的第一导电层的表面形成第一掺杂类型的第二外延层；步骤s05，在所述第二掺杂类型的第一导电层上方的第一掺杂类型的第二外延层内形成第二沟槽；步骤s06：在所述第二沟槽内壁和底部沉积形成栅介质层；步骤s07：在所述栅介质层上形成填充所述第二沟槽的栅电极层；步骤s08，在所述第一掺杂类型的第二外延层内形成体区；步骤s09，在所述第一掺杂类型的第二外延
层内形成贯穿所述体区的第三沟槽；步骤s10，在所述第三沟槽内形成第二导电层。
20.优选地，所述第一沟槽从所述第一掺杂类型的第一外延层的顶部向所述衬底底部纵向延伸且终止于所述第一掺杂类型的第一外延层内，且所述第一沟槽具有水平于所述衬底表面方向的第一沟槽宽度以及垂直于所述衬底表面方向的第一沟槽高度；所述第二掺杂类型的第一导电层具有垂直于所述衬底表面方向的第一导电层高度以及水平于所述衬底表面方向的第一导电层宽度，所述第一导电层高度小于或等于所述第一沟槽高度。
21.优选地，所述第一导电层高度小于所述第一沟槽高度，所述第一掺杂类型的第二外延层还填充所述第一沟槽。
22.优选地，所述第二掺杂类型的第一导电层的形成包括流动的化学汽相沉积(fcvd)、旋涂、高密度等离子体(hdp)化学汽相沉积(cvd)、离子注入工艺中的一种或多种组合。
23.优选地，所述第二导电层的形成包括流动的化学汽相沉积(fcvd)、旋涂、高密度等离子体(hdp)化学汽相沉积(cvd)、离子注入工艺中的一种或多种组合。
24.优选地，还包括：对所述体区内掺杂，在所述体区内还形成源区；所述第三沟槽还贯穿所述源区，所述第二导电层连通所述源区、所述体区和所述第二掺杂类型的第一导电层。
25.基于本发明的方法制备的沟槽型mosfet器件，第二导电层连通位于第一掺杂类型的第一外延层内的第二掺杂类型的第一导电层和体区，实现第二掺杂类型的第一导电层与体区的等电位，位于第二沟槽底部的漂移区进行横向和纵向耗尽，提高沟槽型mosfet器件耐压bv，减小qg并控制制程中引入的热载流子注入，减小crss/ciss，进而提升沟槽型mosfet器件的可靠性；同时，通过调整第一导电层高度和第一导电层宽度，减少电流损耗，降低器件发热，兼容现有mosfet器件制程工艺，提高器件的稳定性，具有显著的意义。
附图说明
26.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1为现有的沟槽型mosfet的结构示意图
28.图2示出了根据本发明实施例的沟槽型mosfet的制备的流程图
29.图3至图6示出了根据本发明实施例的沟槽型mosfet的制备的阶段性剖面示意图。
具体实施方式
30.以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
31.在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间
还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
32.如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“a直接在b上面”或“a在b上面并与之邻接”的表述方式。在本发明中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。
33.在下文中描述了本发明的许多特定细节，例如半导体器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
34.除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括iii-v族半导体，如gaas、inp、gan、sic，以及iv族半导体，如si、ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为tac、tin、tasin、hfsin、tisin、ticn、taalc、tialn、tan、ptsix、ni3si、pt、ru、w、和所述各种导电材料的组合。栅极电介质可以由sio2或介电常数大于sio2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
35.在本发明中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
36.本发明提供一种沟槽mosfet结构，包括：衬底；位于所述衬底上的第一掺杂类型的第一外延层；位于所述第一掺杂类型的第一外延层内的第一沟槽，所述第一沟槽从所述第一掺杂类型的第一外延层的顶部向所述衬底底部纵向延伸且终止于所述第一掺杂类型的第一外延层内，且所述第一沟槽具有水平于所述衬底表面方向的第一沟槽宽度以及垂直于所述衬底表面方向的第一沟槽高度；第二掺杂类型的第一导电层，所述第二掺杂类型的第一导电层位于所述第一沟槽底部，所述第二掺杂类型与所述第一掺杂类型相反；所述第二掺杂类型的第一导电层具有垂直于所述衬底表面方向的第一导电层高度以及水平于所述衬底表面方向的第一导电层宽度，所述第一导电层高度小于或等于所述第一沟槽高度；第一掺杂类型的第二外延层，所述第一掺杂类型的第二外延层位于所述第一掺杂类型的第一外延层的表面和所述第二掺杂类型的第一导电层的表面；第二沟槽，所述第二沟槽位于所述第二掺杂类型的第一导电层上方的第一掺杂类型的第二外延层内，且所述第二沟槽的底面高于所述第二掺杂类型的第一导电层的表面，所述第二沟槽具有水平于所述衬底表面方向的第二沟槽宽度；体区，所述体区位于所述第一掺杂类型的第二外延层内与所述第二沟槽相邻，且部分所述体区位于所述第二掺杂类型的第一导电层的上方；第三沟槽，所述第三沟槽位于所述第一掺杂类型的第二外延层内，所述第三沟槽贯穿所述体区且暴露出所述第二掺杂类型的第一导电层的部分表面。第二导电层，所述第二导电层填充所述第三沟槽，所述第二导电层连通所述第二掺杂类型的第一导电层和所述体区。
37.本发明可以各种形式呈现，以下将描述其中一些示例。
38.下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。图2示出了根据本发明实施例的沟槽型mosfet的制备的流程图，图3至图6示出了根据本发明实施例的
沟槽型mosfet的制备的阶段性剖面示意图。
39.请参阅图2，图2共示出10个步骤，下面结合图2参阅图3-图6：
40.步骤s01，提供衬底201，在所述衬底201的表面形成第一掺杂类型的第一外延层212。
41.步骤s02，在所述第一掺杂类型的第一外延层212内形成第一沟槽(未图示)。
42.步骤s03，在所述第一沟槽内形成第二掺杂类型的第一导电层203。
43.步骤s04，在所述第一掺杂类型的第一外延层212的表面和所述第二掺杂类型的第一导电层203的表面形成第一掺杂类型的第二外延层222。
44.请参阅图3，图3为步骤s01至步骤s04的阶段性剖面示意图。在本实施例，所述衬底201采用硅衬底，但是本发明对衬底201的材料不做任何限制，在其它实施例中，还可以采用例如锗或者硅锗的材料作为衬底201，所述衬底201还包括位于所述衬底201和所述第一掺杂类型的第一外延层212之间的其他导体层，为了减小因为衬底201的缺陷导致所述衬底201与第一掺杂类型的第一外延层212界面不稳定，所述导体层的掺杂类型与所述外延层102相同。
45.所述第一掺杂类型的第一外延层212可以通过化学气相沉积形成初始第一外延层，所述初始第一外延层的厚度根据具体情况进行设定，在所述初始第一外延层沉积的过程中经过掺杂形成所述第一掺杂类型的第一外延层212，具体所述初始第一外延层为硅外延层，经过n掺杂或者p掺杂后形成了n型第一掺杂类型的第一外延层212或p型第一掺杂类型的第一外延层212。所述第一掺杂类型的第一外延层212沉积工艺完成后，通过化学机械抛光将第一掺杂类型的第一外延层212表面处理平整，衬底201作为沟槽型mosfet的漏极。所述第一掺杂类型的第一外延层212还可以在所述衬底201的表面注入n型掺杂剂(例如p、as)；为了形成p型第一掺杂类型的第一外延层212，可以在所述衬底201的表面注入p型掺杂剂(例如b)。
46.所述第二掺杂类型的第一导电层203的形成包括：在所述第一掺杂类型的第一外延层内212形成第一沟槽(未图示)，所述第一沟槽从所述第一掺杂类型的第一外延层212的顶部向所述衬底201底部纵向延伸且终止于所述第一掺杂类型的第一外延层212内，且所述第一沟槽具有水平于所述衬底201方向的第一沟槽宽度以及垂直于所述衬底201方向的第一沟槽高度；在所述第一沟槽的底部形成第二掺杂类型的第一导电层203，所述第二掺杂类型的第一导电层203具有第二掺杂类型，且所述第二掺杂类型与所述第一掺杂类型相反，在本发明中，所述第一掺杂类型是n型和p型中的一种，第二掺杂类型是n型和p型中的另一种。
47.所述第二掺杂类型的第一导电层203具有垂直于所述衬底201表面方向的第一导电层高度以及水平于所述衬底201表面方向的第一导电层宽度，所述第一导电层高度小于或等于所述第一沟槽高度。所述第二掺杂类型的第一导电层203的材料为半导体材料，所述第一掺杂类型的第一外延层212的电阻率低于所述第二掺杂类型的第一导电层203的电阻率，所述第一导电层宽度等于第一沟槽宽度，所述第一导电层高度小于或等于第一沟槽高度；所述第一导电层高度为0.2um～0.8um，在本实施例中，所述第一掺杂类型的第一外延层212的电阻率低于所述第二掺杂类型的第一导电层的电阻率1倍～5倍。在本实施例中，所述第一导电层高度小于所述第一沟槽高度，所述第一掺杂类型的第二外延层222还填充所述第一沟槽。所述第二掺杂类型的第一导电层203的形成包括离子注入工艺，在另一实施例
中，在所述第一掺杂类型的第一外延层212表面形成掩膜，通过离子注入工艺在所述第一掺杂类型的第一外延层212内部形成所述第二掺杂类型的第一导电层203之后，再在所述第一掺杂类型的第一外延层212上形成第一掺杂类型的第二外延层222，所述第一掺杂类型的第二外延层222覆盖所述第一掺杂类型的第一外延层212的表面和所述第二掺杂类型的第一导电层203的表面。所述第一掺杂类型的第二外延层222的制备与所述第一掺杂类型的第一外延层212的制备相同，所述第一掺杂类型的第二外延层222的材料与所述第一掺杂类型的第一外延层212的材料相同，在此基础上不做赘述。
48.步骤s05，在所述第二掺杂类型的第一导电层203上方的第一掺杂类型的第二外延层222内形成第二沟槽204。
49.请参阅图4，如图4所示，在本实施例中，通过光刻和蚀刻技术在第一掺杂类型的第二外延层222中形成第二沟槽204，所述第二沟槽204从所述第一掺杂类型的第二外延层222的顶部向所述衬底201底部纵向延伸的且终止于所述第一掺杂类型的第二外延层222内，且所述第二沟槽204的底面高于所述第二掺杂类型的第一导电层203的表面0.1um～0.5um。所述刻蚀技术包括干法刻蚀或湿法刻蚀中的一种，所述第一导电层宽度为所述第二沟槽宽度的80％～100％，通过调整所述第二掺杂类型的第一导电层的宽度，可控制沟槽型mosfet器件的性能，减少电流损耗，以及降低器件发热。在本实施例中，首先通过光刻工艺定义出所述第二沟槽204的图形，然后采用硅刻蚀工艺来获得高深宽比的所述第二沟槽204。其中，这里的硅刻蚀工艺可以是典型的深硅刻蚀工艺(bosch工艺)，其包括硅刻蚀工艺步骤和侧墙钝化工艺步骤，通过不断重复两种工艺步骤来获得侧墙较为平整的第二沟槽204。接着，对刻蚀后的第二沟槽204进行湿法清洗，一般采用常规的清洗液，如hcl/h2o2/h2o、nh4oh/h2o2/h2o混合清洗液。
50.步骤s06：在所述第二沟槽204内壁和底部沉积形成栅介质层213；
51.步骤s07：在所述栅介质层213上形成填充所述第二沟槽204的栅电极层223；
52.请参阅图5，图5示出了s05和s06的结合示意图。采用热氧化技术，在所述沟槽103内壁和底部沉积形成栅介质层113。其中热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生一层致密的二氧化硅(sio2)薄膜，是硅平面技术中一项重要的工艺。进一步地，采用低压化学气相沉积的方式，在覆盖有栅介质层113的沟槽103中填充多晶硅，形成栅电极层123，然后采用回刻蚀或化学机械平面化，使得栅电极层123与所述沟槽103平齐。
53.步骤s08，在所述第一掺杂类型的第二外延层222内形成体区205；
54.步骤s09，在所述第一掺杂类型的第二外延层222内形成贯穿所述体区205的第三沟槽(未图示)；
55.步骤s10，在所述第三沟槽内形成第二导电层203。
56.图6为步骤s08至步骤s10的阶段性剖面示意图，所述体区205的形成包括离子注入和退火工艺。在本实施例中，在所述第一掺杂类型的第二外延层222内形成第三沟槽(未图示)，所述第三沟槽贯穿所述体区205，且垂直延伸于所述第二掺杂类型的第一导电层203的上表面；在所述第三沟槽内形成第二导电层206；所述第二导电层206连通体区205和第二掺杂类型的第一导电层203，实现第二掺杂类型的第一导电层203和体区205之间的等电位。所述第三沟槽的形成包括通过光刻工艺定义出第三沟槽，然后采用硅刻蚀工艺来获得高深宽
比的第三沟槽，由于该工艺在本领域中是已知的，所以这里不再重复细节。所述第二导电层206的形成包括流动的化学汽相沉积(fcvd)、旋涂、高密度等离子体(hdp)化学汽相沉积(cvd)、离子注入工艺中的一种或多种组合。在一实施例中，所述第二导电层206的形成为离子注入工艺，在形成所述体区205之后，在所述体区205上形成掩膜，所述掩膜定义出所述第三沟槽的位置，通过离子注入工艺在所述体区205内形成贯穿所述体区205的第三沟槽和位于所述第三沟槽内的的第二导电层206。在另一实施例中，对所述体区205内掺杂，在所述体区205内还形成源区(未图示)；所述第三沟槽还贯穿所述源区，所述第二导电层206连通所述源区、所述体区205和所述第二掺杂类型的第一导电层203，实现位于沟槽底部的第二掺杂类型的第一导电层203、源区和体区205之间的等电位。所述第二导电层206的电阻低于所述第二掺杂类型的第一导电层203的电阻，所述第二掺杂类型的第一导电层203和所述第二导电层206的材料均为半导体材料。所述第二导电层206的材料包括金属材料，在一实施例中，通过在所述第三沟槽内填充金属材料以形成所述第二导电层206。
57.基于本发明的方法制备的沟槽型mosfet器件，第二导电层连通位于第一掺杂类型的第一外延层内的第二掺杂类型的第一导电层和体区，实现第二掺杂类型的第一导电层与体区之间的等电位，位于沟槽底部的漂移区进行横向和纵向耗尽，提高沟槽型mosfet器件耐压bv，减小qg并控制制程中引入的热载流子注入，减小crss/ciss，进而提升沟槽型mosfet器件的可靠性；同时，通过调整第一导电层高度和第一导电层宽度，兼容现有mosfet器件制程工艺，提高器件的稳定性，具有显著的意义。
58.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本发明旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。