竖直三维(3D)存储器的三节点存取装置中的源极/漏极集成的制作方法

竖直三维(3d)存储器的三节点存取装置中的源极/漏极集成
技术领域
1.本公开大体上涉及存储器装置，且更具体地说，涉及竖直三维(3d)存储器的三节点存取装置中的源极/漏极集成。


背景技术：

2.存储器通常在电子系统中实施，例如计算机、蜂窝电话、手持式装置等。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可能需要电力来维持其数据，并且可包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)和同步动态随机存取存储器(sdram)。非易失性存储器可通过在无供电时保持所存储数据来提供永久性数据，并且可包含nand快闪存储器、nor快闪存储器、非易失性只读存储器(nrom)、相变存储器(例如，相变随机存取存储器)、电阻式存储器(例如，电阻式随机存取存储器)、交叉点存储器、铁电随机存取存储器(feram)等等。
3.随着设计规则的缩小，可以制造包含dram阵列在内的存储器的半导体空间更少。用于dram的相应存储器单元可包含具有由沟道区分隔开的第一和第二源极/漏极区的存取装置，例如晶体管。栅极可与沟道区相对，并通过栅极电介质与之分隔开。例如字线的存取线电连接到dram单元的栅极。dram单元可包含通过存取装置耦合到数字线的存储节点，例如电容器单元。存取装置可通过耦合到存取晶体管的存取线来激活(例如，以便选择单元)。电容器可以存储与相应单元的数据值相对应的电荷(例如，逻辑“1”或“0”)。


技术实现要素：

4.本公开的一方面涉及一种用于形成竖直堆叠的存储器单元的阵列的方法，所述阵列具有水平定向的存取装置和竖直定向的存取线，所述方法包括：以重复迭代沉积介电材料和牺牲材料的交替层以形成竖直堆叠；使用第一蚀刻过程形成第一竖直开口，从而暴露所述竖直堆叠中邻近所述牺牲材料的第一部分的竖直侧壁；选择性地蚀刻所述牺牲材料的第一部分以形成第一水平开口，所述第一水平开口在第一区中去除所述牺牲材料并与所述第一竖直开口相隔第一水平距离，以形成通过沟道区水平地分隔开的第一源极/漏极区和第二源极/漏极区；以及在所述第一水平开口中沉积多层第一源极/漏极材料、沟道材料和第二源极/漏极材料，以形成所述竖直堆叠的存储器单元的阵列当中的存储器单元的三节点存取装置。
5.本公开的另一方面涉及一种用于形成竖直堆叠的存储器单元的阵列的方法，所述阵列具有水平定向的存取装置和竖直定向的存取线，所述方法包括：以重复迭代沉积介电材料和牺牲材料的交替层以形成竖直堆叠；形成多个第一竖直开口，其具有第一水平方向和第二水平方向、穿过所述竖直堆叠，且主要在所述第二水平方向上延伸以在所述竖直堆叠中形成带侧壁的细长竖直柱形列；在所述第一竖直开口中的栅极介电材料上保形地沉积第一导电材料；去除所述第一导电材料的部分，以沿着所述细长竖直柱形列的所述侧壁形成多个单独的竖直存取线；形成第二竖直开口，从而暴露所述竖直堆叠中邻近所述牺牲材
料的第一部分的竖直侧壁；选择性地蚀刻所述牺牲材料的所述第一部分以形成第一水平开口，所述第一水平开口在第一区中去除所述牺牲材料且与所述第一竖直开口相隔第一水平距离；以及使用选择性沉积过程以在所述第一水平开口中沉积：多层第一源极/漏极材料，其与所述第一水平开口相对于所述第一竖直开口的远端处的存储节点电性接触；沟道材料；以及多层第二源极/漏极材料，用于形成所述竖直堆叠的存储器单元的阵列当中的存储器单元的三节点存取装置。
6.本公开的另一方面涉及一种用于形成竖直堆叠的存储器单元的阵列的方法，所述阵列具有水平定向的存取装置和竖直定向的存取线，所述方法包括：以重复迭代沉积介电材料和牺牲材料的交替层以形成竖直堆叠；形成多个第一竖直开口，其具有第一水平方向和第二水平方向、穿过所述竖直堆叠，且主要在所述第二水平方向上延伸以在所述竖直堆叠中形成带侧壁的细长竖直柱形列；在所述第一竖直开口中的栅极介电材料上保形地沉积第一导电材料；去除所述第一导电材料的部分，以沿着所述细长竖直柱形列的所述侧壁形成多个单独的竖直存取线；使用第一蚀刻过程形成第二竖直开口，从而暴露所述竖直堆叠中邻近所述牺牲材料的第一部分的竖直侧壁；选择性地蚀刻所述牺牲材料的所述第一部分以形成第一水平开口，所述第一水平开口在第一区中去除所述牺牲材料且与所述第一竖直开口相隔第一水平距离；以及使用原子层沉积(ald)过程在所述第一水平开口中沉积：第一源极/漏极材料，其与所述第一水平开口相对于所述第一竖直开口的远端处的存储节点电性接触；沟道材料，其与所述第一源极/漏极材料电性接触；以及多层第二源极/漏极材料，其与所述沟道材料电性接触以形成所述竖直堆叠的存储器单元的阵列当中的存储器单元的三节点存取装置。
7.本公开的又一方面涉及一种存储器装置，其包括：竖直堆叠的存储器单元的阵列，所述竖直堆叠的存储器单元的阵列包括：水平定向的三节点存取装置，其具有通过沟道区分隔开的多层第一源极/漏极区和多层第二源极/漏极区，以及与所述沟道区相对且通过栅极电介质与其分隔开的栅极，其中所述三节点存取装置不具有与所述三节点存取装置的主体区或所述沟道区的直接电性体接触；竖直定向的存取线，其耦合到所述栅极且通过所述栅极电介质与所述沟道区分隔开；水平定向的存储节点，其电耦合到所述三节点存取装置的所述多层第一源极/漏极区；以及水平定向的数字线，其电耦合到所述三节点存取装置的所述多层第二源极/漏极区。
附图说明
8.图1是根据本公开的数个实施例的竖直三维(3d)存储器的示意性图示。
9.图2是根据本公开的数个实施例的示出竖直三维(3d)存储器阵列中的三节点存取装置的一部分的透视图。
10.图3是根据本公开的数个实施例的示出竖直三维(3d)存储器单元中的三节点存取装置的一部分的透视图。
11.图4示出根据本公开的数个实施例的用于在半导体制造过程的一个阶段处形成竖直堆叠存储器单元阵列以形成三节点存取装置的实例方法。
12.图5a-5b示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的三节点存取装置和竖直定向的存取线的竖直堆叠存储器单元阵列的实例方
法。
13.图6a-6e示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的三节点存取装置和竖直定向的存取线的竖直堆叠存储器单元阵列的实例方法。
14.图7a-7e示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的三节点存取装置和竖直定向的存取线的竖直堆叠存储器单元阵列的实例方法。
15.图8a-8e示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的三节点存取装置和竖直定向的存取线的竖直堆叠存储器单元阵列的实例方法。
16.图9a-9e示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的三节点存取装置和竖直定向的存取线的竖直堆叠存储器单元阵列的实例方法。
17.图10a-10d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处耦合到水平定向的存储节点的水平定向的三节点存取装置中的源极/漏极集成的实例方法。
18.图11a-11d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。
19.图12a-12d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。
20.图13a-13d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。
21.图14a-14d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。
22.图15a-15d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。
23.图16a-16d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。
24.图17示出根据本文中所描述的数个制造技术的耦合到水平定向的存储节点且耦合到竖直定向的存取线和水平定向的数字线的水平定向的三节点存取装置的实例。
25.图18是根据本公开的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。
具体实施方式
26.本公开的实施例描述竖直三维(3d)存储器的三节点存取装置。三节点水平存取装置形成为不具有主体区接触。如本文中所使用，三节点意在指代包括以下的存取装置：(1)第一源极/漏极区，(2)通过沟道区分隔开的第二源极/漏极区，以及(3)与沟道区相对的一或多个栅极。在三节点存取装置中，体接触线与存取装置的主体区和/或沟道之间不存在直接电性接触来控制存取装置的主体区或沟道。因此，半导体制造过程的开销因为不必形成
此类体接触而有所减小。
27.三节点水平存取装置与竖直存取线集成且与水平数字线集成。根据实施例，三节点水平存取装置可形成有替换沟道，使得沟道区具有更少的少数载流子，例如可在没有少数载流子的情况下操作，并因此不再需要控制存取装置的主体区的体电位。第一源极/漏极区和第二源极/漏极区可以使用方法和材料构造形成，使得与其它节点及替换沟道材料的接触最大限度地减小注入势垒，降低接触电阻，并且可以增加存取装置(例如薄膜晶体管(tft))的输出驱动。还可以避免在源极/漏极区形成过程中形成掺杂剂和硅化物层。提供了抑制背沟道区中的泄漏电流的材料构造。本文中所描述的结构和过程的优点可包含与基于硅(基于si)的存取装置相比，存取装置的关断电流(ioff)较低，和/或存取装置的栅极/漏极诱导泄漏(gidl)较低，并且在施加低漏极-源极-栅极电位(vds)的条件下，驱动电流和电流漏极-源极(ids)感应输入(ids-lin)增加。
28.在一些实施例中，沟道和/或源极/漏极区替换制造步骤可在电容器单元形成过程之后执行，因此降低了热预算。数字线集成在制造过程中可以更加轻易地实现，因为不使用与存取装置的主体区之间的体接触。另外，相比于利用基于掺杂多晶硅的沟道区所实现的，本文中所描述的实施例可以实现更好的橫向调整路径，因为沟道长度更小且源极/漏极半导体制造过程开销更低。还可因为较低的关断电流(ioff)而实现更短的存取线(例如，字线(wl))长度(l)。另一益处是在形成源极/漏极区时免去了气相掺杂(gpd)，例如不使用气相掺杂。
29.本文中的附图遵循编号约定，其中第一个或前几个数字对应于附图的附图编号，其余数字标识附图中的元件或组件。不同附图之间的相似元件或组件可以通过使用相似的数字来标识。例如，附图标记104可以指代图1中的元件“04”，并且相似的元件可以在图2中表示为204。一个附图中的多个类似元件可以用一个附图标记后跟一个连字符和另一个数字或字母来表示。例如，302-1可以指代图3中的元件302-1，302-2可以指代可与元件302-1类似的元件302-2。这种类似的元件通常可以不使用连字符和额外的数字或字母来表示。例如，元件302-1和302-2或其它类似元件可总体上表示为302。
30.图1是根据本公开的数个实施例的设备的框图。图1示出根据本公开的实施例的电路图，其示出三维(3d)半导体存储器装置的单元阵列。图1示出单元阵列可具有多个子单元阵列101-1、101-2、
……
、101-n。子单元阵列101-1、101-2、
……
、101-n可沿着第二方向(d2)105布置。每一个子单元阵列，例如子单元阵列101-2，可包含多个存取线103-1、103-2、
……
、103-q(其还可称为字线)。并且，每一个子单元阵列，例如子单元阵列101-2，可包含多个数字线107-1、107-2、
……
、107-p(其还可称为位线、数据线或感测线)。在图1中，数字线107-1、107-2、
……
、107-p示出为在第一方向(d1)109上延伸，且存取线103-1、103-2、
……
、103-q示出为在第三方向(d3)111上延伸。根据实施例，第一方向(d1)109和第二方向(d2)105可被视为在水平(“x-y”)平面中。第三方向(d3)111可被视为在竖直(“z”)平面中。因此，根据本文中所描述的实施例，存取线103-1、103-2、
……
、103-q在竖直方向上，例如在第三方向(d3)111上延伸。
31.例如110的存储器单元可包含例如存取晶体管的存取装置及位于每一存取线103-1、103-2、
……
、103-q和每一数字线107-1、107-2、
……
、107-p的相交处的存储节点。可使用存取线103-1、103-2、
……
、103-q和数字线107-1、107-2、
……
、107-p写入到存储器单元或
从其读取。数字线107-1、107-2、
……
、107-p可沿着每一子单元阵列101-1、101-2、
……
、101-n的水平列以导电方式互连存储器单元，且存取线103-1、103-2、
……
、103-q可沿着每一子单元阵列101-1、101-2、
……
、101-n的竖直行以导电方式互连存储器单元。例如110的一个存储器单元可位于例如103-2的一个存取线和例如107-2的一个数字线之间。每一存储器单元可以通过存取线103-1、103-2、
……
、103-q和数字线107-1、107-2、
……
、107-p的组合唯一地寻址。
32.数字线107-1、107-2、
……
、107-p可以是或包含安置在衬底上且与其间隔开的导电图案(例如，金属线)。数字线107-1、107-2、
……
、107-p可在第一方向(d1)109上延伸。在例如101-2的一个子单元阵列中的数字线107-1、107-2、
……
、107-p可在竖直方向上，例如在第三方向(d3)111上彼此间隔开。
33.存取线103-1、103-2、
……
、103-q可以是或包含相对于衬底在竖直方向上例如在第三方向(d3)111上延伸的导电图案(例如，金属线)。例如101-2的一个子单元阵列中的存取线可在第一方向(d1)109上彼此间隔开。
34.例如存储器单元110的存储器单元的栅极可连接到例如103-2的存取线，且存储器单元110的例如晶体管的存取装置的第一导电节点(例如，第一源极/漏极区)可连接到例如107-2的数字线。每一个存储器单元(例如，存储器单元110)可连接到存储节点，例如电容器。存储器单元110的例如晶体管的存取装置的第二导电节点(例如，第二源极/漏极区)可连接到存储节点，例如电容器。尽管第一和第二源极/漏极区参考在本文中用于表示两个单独且不同的源极/漏极区，但是并不预期称为“第一”和/或“第二”源极/漏极区的源极/漏极区具有某种唯一的含义。仅预期其中一个源极/漏极区连接到例如107-2的数字线，而另一源极/漏极区可连接到存储节点。
35.图2示出根据本公开的一些实施例的透视图，其将三维(3d)半导体存储器装置(例如，图1中示出的子单元阵列101-2的一部分)示出为阵列中的存储器单元的竖直定向堆叠。图3示出透视图，其示出图2中示出的3d半导体存储器装置的单位单元，例如图1中示出的存储器单元110。
36.如图2中所示出，衬底200上可形成有结合图1所述的多个子单元阵列中的一个，例如101-2。例如，衬底200可以是或包含硅衬底、锗衬底或硅锗衬底等。但是，实施例不限于这些实例。
37.如图2的示例实施例中所示，衬底200上可制造有在竖直方向(例如，第三方向(d3)211)上延伸的存储器单元(例如，图1中的存储器单元110)的竖直定向堆叠。根据一些实施例，存储器单元的竖直定向堆叠可以制造成使得每一存储器单元(例如，图1中的存储器单元110)在多个竖直层级上形成，例如第一层级(l1)、第二层级(l2)和第三层级(l3)。这些重复的竖直层级l1、l2和l3可在竖直方向(例如，图1中示出的第三方向(d3)211)上布置，例如“堆叠”。这些重复的竖直层级l1、l2和l3中的每一个可包含与横向定向的存取装置230(例如，晶体管)和存储节点(例如，电容器)离散的多个组件，例如区，包含存取线103-1、103-2、
……
、103-q连接和数字线107-1、107-2、
……
、107-p连接。可以在每一层级内的竖直重复层的多个迭代中形成与水平定向的三节点存取装置(例如，图1中的晶体管110)离散的多个组件，如下文结合图4等更详细地描述，并且这些组件可在类似于图1中示出的第二方向(d2)105的第二方向(d2)205上水平地延伸。
38.与水平定向的三节点存取装置230(例如，晶体管)离散的多个组件可包含通过沟道区225分隔开的第一源极/漏极区221和第二源极/漏极区223，它们在第二方向(d2)205上横向地延伸。在一些实施例中，沟道区225可包含硅、锗、硅锗、和/或氧化铟镓锌(igzo)。在一些实施例中，第一源极/漏极区221和第二源极/漏极区223可包含n型掺杂剂区，例如半导体材料，其在存取装置的p型掺杂沟道区(例如，半导体材料)邻近处形成以形成n型导电晶体管。在一些实施例中，第一源极/漏极区221和第二源极/漏极区223可包含p型导电如掺杂半导体材料，其在存取装置的n型导电沟道区(例如，掺杂半导体材料)邻近处形成以形成p型导电晶体管。举例来说但不作为限制，n型掺杂剂可包含磷(p)原子，且p型掺杂剂可包含在多晶硅半导体材料的经相反掺杂的主体区中形成的硼(b)原子。但是，实施例不限于这些实例。
39.存储节点227(例如，电容器)可连接到存取装置的一个相应端部。如图2中所示出，存储节点227(例如，电容器)可连接到存取装置的第二源极/漏极区223。存储节点可以是或包含能够存储数据的存储器元件。每一个存储节点可以是使用电容器、磁性隧道结模式和/或包含相变材料的可变电阻体等等中的一个的存储器元件，但是，实施例不限于这些实例。在一些实施例中，与单位单元(例如，图1中的存储器单元110)的每一存取装置相关联的存储节点可类似地在类似于图1中示出的第二方向(d2)105的第二方向(d2)205上延伸。
40.如图2所示，多个水平定向的数字线207-1、207-2、
……
、207-p在类似于图1中的第一方向(d1)109的第一方向(d1)209上延伸。所述多个水平定向的数字线207-1、207-2、
……
、207-p可类似于图1中示出的数字线107-1、107-2、
……
、107-p。所述多个水平定向的数字线207-1、207-2、
……
、207-p可沿着第三方向(d3)211布置，例如“堆叠”。所述多个水平定向的数字线207-1、207-2、
……
、207-p可包含导电材料。例如，导电材料可包含掺杂半导体(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨(w)、钛(ti)、钽(ta)等)和/或金属-半导体化合物(例如，硅化钨)、硅化钴、硅化钛等中的一或多个。但是，实施例不限于这些实例。
41.在竖直层级(l1)213-1、(l2)213-2和(l3)213-m中的每一个当中，水平定向的存储器单元(例如，图1中的存储器单元110)可在第一方向(d1)209上彼此水平地间隔开。但是，如下文结合图4等更详细地描述，与横向定向的存取装置230离散的多个组件(例如，通过沟道区225分隔开的第一源极/漏极区221和第二源极/漏极区223)在第二方向(d2)205上横向地延伸，且在第一方向(d1)209上横向地延伸的所述多个水平定向的数字线207-1、207-2、
……
、207-p可在每一层级内的不同竖直层内形成。例如，在第一方向(d1)209上延伸的所述多个水平定向的数字线207-1、207-2、
……
、207-p可以安置在第一源极/漏极区221的顶表面上并与其电性接触，并且与在第二方向(d2)205上横向地延伸的横向定向的存取装置230(例如，晶体管)正交。在一些实施例中，在第一方向(d1)209上延伸的所述多个水平定向的数字线207-1、207-2、
……
、207-p在某一层级内(例如，层级(l1)内)远离衬底200的较高竖直层中形成，所述较高竖直层不是其中形成横向定向的存取装置的离散组件(例如，通过沟道区225分隔开的第一源极/漏极区221和第二源极/漏极区223)的层。在一些实施例中，在第一方向(d1)209上延伸的所述多个水平定向的数字线207-1、207-2、
……
、207-p可直接和/或通过包含金属硅化物的额外触点连接到第一源极/漏极区221的顶表面。
42.如图2的实例实施例中所示，存取线203-1、203-2、
……
、203-q相对于衬底200在竖
直方向上(例如，在第三方向(d3)211上)延伸。此外，如图2中所示出，一个子单元阵列(例如，图1中的子单元阵列101-2)的存取线203-1、203-2、
……
、203-q可在第一方向(d1)209上彼此间隔开。存取线203-1、203-2、
……
、203-q可以设置为在一对水平定向的三节点存取装置230(例如，晶体管)之间在第三方向(d3)211上相对于衬底200竖直延伸，所述存取装置在第二方向(d2)205上横向地延伸但在第一方向(d1)209上在某一层级(例如，第一层级(l1))上彼此邻近。存取线203-1、203-2、
……
、203-q中的每一个可在竖直堆叠的所述多个水平定向的三节点存取装置230(例如，晶体管)中的相应者的侧壁上沿第三方向(d3)竖直延伸。
43.例如，且如图3中更详细地示出，竖直延伸的存取线中的第一个(例如，203-1)可邻近第一层级(l1)213-1中的水平定向的三节点存取装置230(例如，晶体管)中的第一个的沟道区225的侧壁、第二层级(l2)213-2中的水平定向的三节点存取装置230(例如，晶体管)中的第一个的沟道区225的侧壁，以及第三层级(l3)213-m中的水平定向的三节点存取装置230(例如，晶体管)中的第一个的沟道区225的侧壁，等等。类似地，竖直延伸的存取线中的第二个(例如，203-2)可邻近第一层级(l1)213-1中的水平定向的三节点存取装置230(例如，晶体管)中的第二个的沟道区225的侧壁，所述第二个与第一层级(l1)213-1中的水平定向的三节点存取装置230(例如，晶体管)中的第一个在第一方向(d1)209上间隔开。并且，竖直延伸的存取线中的第二个(例如，203-2)可邻近第二层级(l2)213-2中的水平定向的三节点存取装置230(例如，晶体管)中的第二个的沟道区225的侧壁，以及第三层级(l3)213-m中的水平定向的三节点存取装置230(例如，晶体管)中的第二个的沟道区225的侧壁等等。实施例不限于特定数目的层级。
44.竖直延伸的存取线203-1、203-2、
……
、203-q可包含导电材料，例如掺杂半导体材料、导电金属氮化物、金属和/或金属-半导体化合物中的一个。存取线203-1、203-2、
……
、203-q可对应于结合图1描述的字线(wl)。
45.如图2的实例实施例中所示，绝缘层电介质(ild)250可形成为在衬底200上方在每一层级(l1)213-1、(l2)213-2和(l3)213-m中沿着水平定向的三节点存取装置230(例如，晶体管)的端部表面在第一方向(d1)209上延伸。ild 250可沿着第二方向(d2)205隔离并隔开竖直堆叠的存储器单元阵列，例如图1中的101-1、101-2、
……
、101-n。ild 250可包含绝缘材料，例如介电材料，如氧化物材料、氧化硅(sio2)材料、氮化硅(sin)材料、氮氧化硅材料和/或其组合中的一个等等。
46.尽管图2中未展示，但是绝缘材料可以填充存储器单元的竖直堆叠阵列中的其它空间。例如，绝缘材料可包含氧化硅材料、氮化硅材料和/或氮氧化硅材料等等中的一或多个。但是，实施例不限于这些实例。
47.图3更详细地示出根据本公开的一些实施例的存储器单元的竖直堆叠阵列(例如，图1中的子单元阵列101-2内)的单位单元(例如，图1中的存储器单元110)。如图3中所示，第一源极/漏极区321和第二源极/漏极区323可以是水平定向的三节点存取装置330(例如，晶体管)的杂质掺杂区。第一源极/漏极区321和第二源极/漏极区323还可包括使用原子层沉积过程等形成的金属和/或含有钌(ru)、钼(mo)、镍(ni)、钛(ti)、铜(cu)的金属复合材料、高度掺杂的简并半导体材料和/或氧化铟(in2o3)或氧化铟锡(in
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sn
x
o3)中的至少一个。但是，实施例不限于这些实例。如本文中所使用，简并半导体材料意在意味着含有高掺杂水平且掺杂剂(例如，磷(p)、硼(b)等)之间具有显著的相互作用的半导体材料，例如多晶硅。相
2、
……
、432-n(在本文中还独立地和/或共同地称为“432”)的交替层，以在半导体衬底400的工作表面上形成竖直堆叠401。在一个实施例中，介电材料430可沉积到具有在二十(20)纳米(nm)到六十(60)nm范围内的厚度，例如第三方向(d3)上的竖直高度。在一个实施例中，牺牲材料432可沉积到具有在二十(20)nm到一百(100)nm范围内的厚度，例如竖直高度。但是，实施例不限于这些实例。
53.在一个实例中，牺牲材料432-1、432-2、
……
、432-n可包括牺牲半导体材料，例如多晶硅(si)、氮化硅(sin)或甚至基于氧化物的半导体组合物。尽管本文中的论述参考牺牲半导体材料实例，但是实施例不限于此实例。希望牺牲材料可以相对于介电材料430-1、430-2、
……
、430-n的交替层进行选择性蚀刻。
54.如图4中所示，竖直方向411示出为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1-3中所示的第一、第二和第三方向当中的第三方向(d3)。在图4的实例中，示出了竖直堆叠401的重复迭代的编号为1、2、3和4的四个层。但是，实施例不限于此实例，并且可以包含更多或更少的重复迭代。可以沉积光刻硬掩模(hm)层435作为竖直堆叠401的重复迭代上的顶部层。
55.在一些实施例中，介电材料430-1、430-2、
……
、430-n可以是层间电介质(ild)。举例来说但不作为限制，介电材料430-1、430-2、
……
、430-n可包括二氧化硅(sio2)材料。在另一实例中，介电材料430-1、430-2、
……
、430-n可包括氮化硅(si3n4)材料(在本文中还称为“sin”)。在另一实例中，介电材料430-1、430-2、
……
、430-n可包括碳氧化硅(sio
xcy
)材料(在本文中也被称为“sioc”)。在另一实例中，介电材料430-1、430-2、
……
、430-n可包含氮氧化硅(sio
x
ny)材料(在本文中也被称为“sion”)，和/或其组合。实施例不限于这些实例。在一些实施例中，牺牲半导体材料432-1、432-2、
……
、432-n可包括呈多晶和/或非晶状态的硅(si)材料。在另一实例中，牺牲半导体材料432-1、432-2、
……
、432-n可包括氮化硅(sin)材料。但是，实施例不限于这些实例。
56.交替的介电材料430-1、430-2、
……
、430-n层和牺牲半导体材料432-1、432-2、
……
、432-n层的重复迭代可以根据半导体制造过程(例如，半导体制造设备中的化学气相沉积(cvd))沉积。但是，实施例不限于此实例，并且可以使用其它合适的半导体制造技术以重复迭代沉积介电材料430-1、430-2、
……
、430-n和牺牲半导体材料432-1、432-2、
……
、432-n的交替层以形成竖直堆叠401，如图4中所示。
57.图5a示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的存取装置和竖直定向的存取线(例如图1-3中所示)的竖直堆叠存储器单元阵列。图5a示出根据一或多个实施例的在半导体制造过程中的特定时间点处的半导体结构的俯视图。在图5a的实例中所示的实例实施例中，方法包括使用蚀刻过程以穿过竖直堆叠到达衬底形成多个存取线竖直开口500，在本文中也被称为“第一”竖直开口)，其具有第一水平方向(d1)509和第二水平方向(d2)505。在一个实例中，如图5a中所示，所述多个第一竖直开口500主要在第二水平方向(d2)505上延伸，并且可形成细长的竖直柱形列513，其中侧壁514在竖直堆叠中。在蚀刻所述多个第一竖直开口500之前，可以在竖直堆叠上使用光刻技术对光刻掩模535进行图案化例如以形成硬掩模(hm)来形成所述多个第一竖直开口500。
58.图5b是沿着图5a中的切割线a-a'截得的横截面图，示出了在半导体制造过程中的特定时间处的半导体结构的另一视图。图5b示出导电材料540-1、540-2、
……
、540-4可在图
5a中示出的所述多个第一竖直开口500中形成于栅极介电材料538上。举例来说但不作为限制，栅极介电材料538可以使用化学气相沉积(cvd)过程、等离子体增强cvd(pecvd)、原子层沉积(ald)或其它合适的沉积过程保形地沉积在所述多个第一竖直开口500中，以覆盖所述多个第一竖直开口的底表面和竖直侧壁。栅极电介质538可沉积到适合特定设计规则的特定厚度(t1)，例如大致10纳米(nm)的栅极电介质厚度。但是，实施例不限于此实例。举例来说但不作为限制，栅极电介质538可包括二氧化硅(sio2)材料、氧化铝(al2o3)材料、高介电常数(k)(例如，高k)介电材料和/或其组合，如在图3中同样描述。
59.此外，如图5b中所示，导电材料540-1、540-2、
……
、540-4可在所述多个第一竖直开口500中保形地沉积在栅极介电材料538的表面上。举例来说但不作为限制，导电材料540-1、540-2、
……
、540-4可在所述多个第一竖直开口500中使用化学气相沉积法(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)或其它合适的沉积过程保形地沉积在栅极介电材料538的表面上，以覆盖栅极电介质538上的所述多个第一竖直开口的底表面和竖直侧壁。导电材料540-1、540-2、
……
、540-4可保形地沉积到特定厚度(t2)以形成竖直定向的存取线，例如示出为图1中所示的存取线103-1、103-2、
……
、103-q(其还可称为字线)等等，并且适合特定设计规则。例如，导电材料540-1、540-2、
……
、540-4可保形地沉积到大致20纳米(nm)的厚度。但是，实施例不限于此实例。举例来说但不作为限制，导电材料540-1、540-2、
……
、540-4可包括例如钨(w)的金属、金属组合物、氮化钛(tin)、掺杂多晶硅和/或其某一其它组合，如图3中同样描述。
60.如图5b中所示，导电材料540-1、540-2、
……
、540-4可凹回以保持仅沿着现在在图5b的横截面图中示出为542-1、542-2和542-3的细长的竖直柱形列的竖直侧壁。由导电材料540-1、540-2、
……
、540-4形成的多个单独竖直存取线可以通过以下操作进行凹回：使用合适的选择性各向异性蚀刻过程从第一竖直开口(例如，图5a中的500)的底表面中去除导电材料540-1、540-2、
……
、540-4，在底表面上暴露栅极电介质538以形成单独的竖直存取线、540-1、540-2、
……
540-4。如图5b中所示，接着，可以使用例如cvd的过程在第一竖直开口500中沉积介电材料539，例如氧化物或其它合适的自旋电介质(sod)，以填充第一竖直开口500。电介质可使用化学机械平坦化(cmp)或其它合适的半导体制造技术而平坦化到竖直半导体堆叠(例如，如图4中所示的401)的硬掩模535的顶表面。后续光刻材料536(例如，硬掩模)可以使用cvd来沉积并使用cmp来平坦化，以覆盖并封闭单独竖直存取线540-1、540-2、
……
、540-4上的第一竖直开口500。在本文中所描述的半导体制造过程的其它点处可以使用类似的半导体过程技术。
61.图6a示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的存取装置和竖直定向的存取线(例如图1-3中所示)的竖直堆叠存储器单元阵列的实例方法。图6a示出根据一或多个实施例的在半导体制造过程中的特定时间点处的半导体结构的俯视图。在图6a的实例实施例中，方法包括使用光刻过程对光刻掩模636、图5b中的536进行图案化。图6a中的方法进一步示出使用选择性各向同性蚀刻过程去除经暴露导电材料640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)和640-z的部分，以便隔开并单独地形成所述多个单独的竖直存取线640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)和640-z，例如图1中所示的存取线103-1、103-2、
……
、103-q等等。因此，所述多个单独的竖直存取线640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)和640-z示出为沿
着细长的竖直柱形列的侧壁，例如沿着图5b的横截面图中的细长竖直柱形列542-1、542-2和542-3的侧壁。
62.如图6a的实例中所示，经暴露导电材料640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)和640-z可以使用合适的选择性各向同性蚀刻过程去除回到第一竖直开口(例如，图5a中的500)中的栅极介电材料638。如图6a中所示，接着，可以沉积后续介电材料641(例如，氧化物或其它合适的自旋电介质(sod))以填充已使用cvd等过程或其它合适的技术从中去除经暴露导电材料640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)和640-z的其余开口。介电材料641可使用cmp等过程或其它合适的技术而平坦化到竖直半导体堆叠(例如，如图4中所示的401)的先前硬掩模635的顶表面。在一些实施例中，后续光刻材料537(例如，硬掩模)可以使用cvd沉积并使用cmp平坦化，以在竖直半导体堆叠(图4中的401)的工作表面上覆盖和封闭所述多个单独的竖直存取线640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)和640-z，使得所述多个单独的竖直存取线640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)和640-z沿着细长的竖直柱形列的侧壁受到保护。但是，实施例不限于这些过程实例。
63.图6b示出沿着图6a中的切割线a-a'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图6b中示出的横截面图远离所述多个单独的竖直存取线640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)，并且示出半导体衬底400上用于形成竖直堆叠(例如，如图4中所示的401)的介电材料630-1、630-2、
……
、630-n和牺牲半导体材料632-1、632-2、
……
、632-n的交替层的重复迭代。如图6b中所示，竖直方向611示出为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1-3中所示的第一、第二和第三方向当中的第三方向(d3)111。图纸中左右延伸的平面是第一方向(d1)609。在图6b的实例实施例中，介电材料641示出为在残余栅极电介质638沉积后填充竖直开口。上文所描述的硬掩模637将所示结构封盖。
64.图6c示出沿着图6a中的切割线b-b'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图6c中示出的横截面图示出为沿着介电材料630-1、630-2、
……
、630-n和牺牲半导体材料632-1、632-2、
……
、632-n的交替层的重复迭代的轴线在第二方向(d2)605上延伸，沿着所述重复迭代且在所述重复迭代中水平定向的存取装置和水平定向的存储节点(例如，电容器单元)可以形成在牺牲半导体材料632-1、632-2、
……
、632-n的层内。在图6c中，通过虚线示出相邻且相对的竖直存取线640-3，指示从图纸的平面和定向设置的位置。
65.图6d示出沿着图6a中的切割线c-c'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图6d中示出的横截面图示出为沿着介电材料630-1、630-2、
……
、630-n和牺牲半导体材料632-1、632-2、
……
、632-n的交替层的重复迭代的轴线在第二方向(d2)605上延伸，且在其中水平定向的存取装置和水平定向的存储节点(例如，电容器单元)将形成在牺牲半导体材料632-1、632-2、
……
、632-n的层内的区之外延伸。在图6c中，介电材料641示出为填充水平定向的存取装置和水平定向的存储节点之间的空间，对于竖直定向的存储器单元的三维阵列，所述介电材料可沿着第一方向(d1)间隔开并延伸进入和离开图纸平面。在图纸的左端示出介电材料630-1、630-2、
……
、630-(n 1)和牺牲半导体材料632-1、632-2、
……
、632-n的交替层的重
复迭代，此位置可以集成水平定向的数字线(例如，图1中示出的数字线107-1、107-2、
……
、107-p等等)以形成与第二源极/漏极区的电性接触，如下文更详细地描述。
66.图6e示出沿着图6a中的切割线d-d'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图6e中示出的横截面图在图纸平面中从右到左示出为沿着介电材料630-1、630-2、
……
、630-n和牺牲半导体材料632-1、632-2、
……
、632-n的交替层的重复迭代的轴线在第一方向(d1)609上延伸，跨所述多个单独的竖直存取线640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)相交，且与其中可形成沟道区的牺牲半导体材料632-1、632-2、
……
、632-n的区相交，所述沟道区通过栅极电介质638与所述多个单独的竖直存取线640-1、640-2、
……
、640-n、640-(n 1)、
……
、640-(z-1)分隔开。在图6e中，第一介电填充材料639示出为隔开相邻的水平定向的存取装置和水平定向的存储节点之间的空间，所述第一介电填充材料可以形成为延伸进入和离开图纸平面，如下文更详细地描述，并且可沿着第一方向(d1)609间隔开并在三维(3d)存储器中沿第三方向(d3)611延伸的阵列中竖直堆叠。
67.图7a示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的存取装置和竖直定向的存取线(例如图1-3中所示)的竖直堆叠存储器单元阵列的实例方法。图7a示出根据一或多个实施例在半导体制造过程中的特定时间点处的半导体结构的俯视图。在图7a的实例实施例中，方法包括使用光刻过程对光刻掩模735、736和/或737(例如，图6a-6e中的635、636和/或637)进行图案化。图7a中的方法进一步示出使用一或多个蚀刻过程在存储节点区750(及图7a和7c中的744)中形成穿过竖直堆叠且主要在第一水平方向(d1)709上延伸的竖直开口751。所述一或多个蚀刻过程形成竖直开口751以暴露图7b-7e中所示的竖直堆叠中的介电材料730-1、730-2、
……
、730-n和牺牲半导体材料732-1、732-2、
……
、732-n的交替层的重复迭代中邻近牺牲半导体材料的第二区的第三侧壁。其它带编号的组件可类似于结合图6示出和论述的那些组件。
68.根据实施例，牺牲半导体材料732-1、732-2、
……
、732-n的第二区可从竖直堆叠中的介电材料730-1、730-2、
……
、730-n和牺牲半导体材料732-1、732-2、
……
、732-n的交替层的重复迭代去除以形成存储节点。在一些实施例中，此过程在选择性地去除牺牲半导体材料中要形成水平定向的存取装置的第一源极/漏极区、沟道区和第二源极/漏极区的存取装置区(例如，晶体管区)之前执行。在其它实施例中，此过程在选择性地去除牺牲半导体材料中要形成水平定向的存取装置的第一源极/漏极区、沟道区和第二源极/漏极区的存取装置区之后执行。根据图7b-7e中所示的实例实施例，方法包括选择性地蚀刻牺牲半导体材料732-1、732-2、
……
、732-n的第二区，以形成与竖直堆叠中的竖直开口751相隔第二水平距离的第二水平开口。在一些实施例中，如图7b-7e中所示，方法包括在第二水平开口中形成电容器单元作为存储节点。举例来说但不作为限制，形成电容器包括使用原子层沉积(ald)过程在第二水平开口中依序沉积通过单元电介质763分隔开的第一电极761和第二电极756。可以使用其它合适的半导体制造技术和/或存储节点结构。
69.图7b示出沿着图7a中的切割线a-a'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图7b中示出的横截面图远离所述多个单独的竖直存取线740-1、740-2、
……
、740-n、740-(n 1)、
……
、740-(z-1)，并示出半导体衬底700上用于形成竖直堆叠的介电材料730-1、730-2、
……
、730-(n 1)
的交替层的重复迭代，这些层通过具有第一电极761(例如，底部单元接触电极)、单元电介质763和第二电极756(例如，顶部共同节点电极)的水平定向的电容器单元分隔开。如图7b中所示，竖直方向711示出为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1-3中所示的第一、第二和第三方向当中的第三方向(d3)111。图纸中左右延伸的平面是第一方向(d1)709。在图7b的实例实施例中，将耦合到水平存取装置的源极/漏极区的第一电极761(例如，底部电极)及第二电极756示出为通过单元介电材料763分隔开，所述单元介电材料在第二方向(d2)上并沿着三维(3d)存储器的竖直堆叠存储器单元阵列的水平存取装置和水平存储节点的定向的轴线延伸进入和离开图纸平面。
70.图7c示出沿着图7a中的切割线b-b'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图7c中示出的横截面图沿着图纸的平面左右示出为在第二方向(d2)705上沿着介电材料730-1、730-2、
……
、730-(n 1)和牺牲半导体材料732-1、732-2、
……
、732-n的交替层的重复迭代的轴线延伸，沿着所述重复迭代且在所述重复迭代中水平定向的存取装置和水平定向的存储节点(例如，电容器单元)可以形成在牺牲半导体材料732-1、732-2、
……
、732-n的层内。在图7c的实例实施例中，水平定向的存储节点(例如，电容器单元)示出为已在此半导体制造过程中形成，并且示出通过单元电介质763分隔开的第一电极761(例如，将耦合到水平存取装置的源极/漏极区的底部电极)和第二电极756(例如，将耦合到例如接地平面的共同电极平面的顶部电极)。但是，实施例不限于此实例。在其它实施例中，通过单元电介质763分隔开的第一电极761(例如，将耦合到水平存取装置的源极/漏极区的底部电极)和第二电极756(例如，将耦合到例如接地平面的共同电极平面的顶部电极)可以在形成牺牲半导体材料732-1、732-2、
……
、732-n的区中的第一源极/漏极区、沟道区和第二源极/漏极区之后形成，意在用于接下来描述的水平定向的存取装置的定位(例如，布局形成)。
71.在图7c的实例实施例中，具有第一电极761(例如，将耦合到水平存取装置的源极/漏极区的底部电极)和第二电极756(例如，将耦合到例如接地平面的共同电极平面的顶部电极)的水平定向的存储节点示出为在第二水平开口中形成，在图纸平面的左右，所述第二水平开口在第二方向(d2)上延伸且与在竖直堆叠中沿着三维(3d)存储器的竖直堆叠存储器单元阵列的水平存取装置和水平存储节点的定向的轴线形成的竖直开口相隔第二距离。在图7c中，通过虚线示出相邻且相对的竖直存取线740-3，指示从图纸的平面和定向向内设置的位置。
72.图7d示出沿着图7a中的切割线c-c'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图7d中示出的横截面图在图纸平面的左右示出为在第二方向(d2)705上沿着介电材料730-1、730-2、
……
、730-n、730-(n 1)和牺牲半导体材料732-1、732-2、
……
、732-n的交替层的重复迭代的轴线延伸，且在其中水平定向的存取装置和水平定向的存储节点(例如，电容器单元)将形成在牺牲半导体材料732-1、732-2、
……
、732-n的层内的区之外延伸。在图7c中，介电材料741示出为填充水平定向的存取装置之间的空间，针对竖直定向的存储器单元的三维阵列，所述介电材料可沿着第一方向(d1)间隔开，并延伸进入和离开图纸平面。但是，在图7d的横截面图中，另外示出存在于水平相邻的装置之间的空间中的第二电极756(例如，电容器单元结构的顶部共同电极)。在图纸的左端示出介电材料730-1、730-2、
……
、730-(n 1)和牺牲半导
体材料732-1、732-2、
……
、732-n的交替层的重复迭代，此位置可以集成水平定向的数字线(例如，图1中示出的数字线107-1、107-2、
……
、107-p等等)以形成与第二源极/漏极区的电性接触，如下文更详细地描述。
73.图7e示出沿着图7a中的切割线d-d'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图7e中示出的横截面图在图纸平面中从右到左示出为沿着介电材料730-1、730-2、
……
、730-(n 1)和牺牲半导体材料732-1、732-2、
……
、732-n的交替层的重复迭代的轴线在第一方向(d1)709上延伸，跨所述多个单独的竖直存取线740-1、740-2、
……
、740-4相交，且与其中可形成沟道区的牺牲半导体材料732-1、732-2、
……
、732-n的区相交，所述沟道区通过栅极电介质738与所述多个单独的竖直存取线740-1、740-2、
……
、740-4分隔开。在图7e中，第一介电填充材料739示出为隔开相邻的水平定向的存取装置和水平定向的存储节点之间的空间，所述第一介电填充材料可以形成为延伸进入和离开图纸平面，如下文更详细地描述，并且可沿着第一方向(d1)709间隔开并在三维(3d)存储器中沿第三方向(d3)711延伸的阵列中竖直堆叠。
74.图8a示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的存取装置和竖直定向的存取线(例如图1-3中所示)的竖直堆叠存储器单元阵列的实例方法。图8a示出根据一或多个实施例的在半导体制造过程中的特定时间点处的半导体结构的俯视图。在图8a的实例实施例中，方法包括使用光刻过程对光刻掩模835、836和/或837等进行图案化，如图6和7中所描述。图8a中的方法进一步示出使用一或多个蚀刻过程在用于替换沟道和源极/漏极晶体管区的存取装置区(例如，图7c中的742和图8c中的842)中穿过竖直堆叠形成竖直开口871-1和871-2。竖直开口871-1和871-2示出为主要在第一水平方向(d1)709上延伸。所述一或多个蚀刻过程形成竖直开口871-1和871-2以暴露图8b-8e中所示的竖直堆叠中介电材料830-1、830-2、
……
、830-(n 1)和牺牲半导体材料(例如，结合图7描述的牺牲材料732-1、732-2、
……
、732-n)的交替层的重复迭代中邻近牺牲半导体材料的第一区的第三侧壁。其它带编号的组件可类似于结合图6和7示出和论述的那些组件。
75.根据实施例，牺牲半导体材料732-1、732-2、
……
、732-n的存取装置区(图8a和8c中的842)(例如，晶体管区)可以从竖直堆叠中的介电材料830-1、830-2、
……
、830-(n 1)和牺牲半导体材料732-1、732-2、
……
、732-n的交替层的重复迭代中去除以形成存取装置(例如，晶体管)。在一些实施例中，此过程在选择性地去除牺牲半导体材料中要形成电容器单元的存储节点区之前执行。在其它实施例中，此过程在选择性地去除牺牲半导体材料中要形成电容器单元的存储节点区之后执行。根据图8b-8e中所示的实例实施例，方法包括选择性地蚀刻牺牲半导体材料732-1、732-2、
……
、732-n的存取装置区以形成与竖直堆叠中的竖直开口871-1和871-2相隔第一水平距离的第一水平开口。在一些实施例中，如图8b-8e中所示，方法包括在第一水平开口中形成具有第一源极/漏极区、沟道区和第二源极/漏极区的晶体管作为存取装置。举例来说但不作为限制，形成第一源极/漏极区、沟道区和第二源极/漏极区包括使用原子层沉积(ald)过程在第一水平开口中依序沉积第一源极/漏极区、沟道区和第二源极/漏极区。可以使用其它合适的半导体制造技术和/或存储节点结构。
76.图8b示出沿着图8a中的切割线a-a'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图8b中示出的横截面
2、
……
、830-(n 1)和水平开口833-1、833-2、
……
、833-n的交替层的重复迭代，此位置可以集成水平定向的数字线(例如，图1中示出的数字线107-1、107-2、
……
、107-p等等)以形成与所形成水平存取装置的第二源极/漏极区的电性接触。
80.图8e示出沿着图8a中的切割线d-d'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图8e中示出的横截面图在图纸平面中从右到左示出为沿着介电材料830-1、830-2、
……
、830-(n 1)和水平开口833-1、833-2、
……
、833-n的交替层的重复迭代的轴线在第一方向(d1)809上延伸，所述水平开口中将形成通过栅极电介质838与所述多个单独的竖直存取线840-1、840-2、
……
、840-4分隔开的沟道区。在图8e中，第一介电填充材料839示出为隔开相邻的水平定向的存取装置和水平定向的存储节点之间的空间，所述第一介电填充材料可以形成为延伸进入和离开图纸平面，如下文更详细地描述，并且可沿着第一方向(d1)809间隔开并在三维(3d)存储器中沿第三方向(d3)811延伸的阵列中竖直堆叠。
81.图9a示出根据本公开的数个实施例的在半导体制造过程的另一阶段处形成具有水平定向的存取装置和竖直定向的存取线(例如图1-3中所示)的竖直堆叠存储器单元阵列的实例方法。图9a示出根据一或多个实施例的在半导体制造过程中的特定时间点处的半导体结构的俯视图。在图9a的实例实施例中，竖直开口971-1和971-2仍存在于图8a-8e中。但是，在图9a-9e中，具有第一源极/漏极区、沟道区和第二源极/漏极区的水平存取装置998-1、998-2、
……
、998-n在图9c中分别示出为998-1a、998-1b和998-1c，它们已经在图8c和8d中所示的水平开口833-1、833-2、
……
、833-n中形成。水平存取装置998-1、998-2、998-n形成为在竖直堆叠的水平存取装置区942中在第二方向905(d2)上延伸。另外，水平数字线999-1、999-2、999-n已经形成并集成为与第二源极/漏极区(例如，998-1c)接触，如图9c和9d中所示。其它带编号的组件可类似于结合图6、7和8示出和论述的那些组件。
82.根据实施例，在存取装置区942(例如，晶体管区)中，在图8a-8e中，已经去除牺牲半导体材料732-1、732-2、
……
、732-n，留下图8的竖直堆叠中的介电材料830-1、830-2、
……
、830-(n 1)和水平开口833-1、833-2、
……
、833-n的交替层的重复迭代以形成存取装置(例如，晶体管)。在一些实施例中，此过程在选择性地去除牺牲半导体材料中要形成电容器单元的存储节点区944之前执行。在其它实施例中，此过程在选择性地去除牺牲半导体材料中要形成电容器单元的存储节点区944之后执行。根据图9b-9e中所示的实例实施例，方法包括使用原子层沉积(ald)过程或其它合适的沉积技术在图8a-8e中的水平开口833-1、833-2、
……
、833-n中的每一个中选择性地沉积第一源极/漏极区938-1a、沟道区938-1b和第二源极/漏极区938-1c。举例来说但不作为限制，形成第一源极/漏极区、沟道区和第二源极/漏极区包括使用原子层沉积(ald)过程根据本文中所描述的过程和技术在第一水平开口中依序沉积第一源极/漏极区、沟道区和第二源极/漏极区。可以使用其它合适的半导体制造技术和/或存储节点结构。
83.图9b示出沿着图9a中的切割线a-a'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图9b中示出的横截面图远离所述多个单独的竖直存取线940-1、940-2、
……
、940-n、940-(n 1)、
……
、940-(z-1)，并且示出半导体衬底900上用于形成竖直堆叠的介电材料930-1、930-2、
……
、930-(n 1)的交替层的重复迭代，所述层通过具有第一电极961(例如，底部单元接触电极)、单元电
介质963和第二电极956(例如，顶部共同节点电极)的电容器单元分隔开。如图9b中所示，竖直方向911示出为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1-3中所示的第一、第二和第三方向当中的第三方向(d3)111。图纸中左右延伸的平面是第一方向(d1)909。在图9b的实例实施例中，第一电极961(例如，将耦合到水平存取装置的源极/漏极区的底部电极)和第二电极956示出为通过单元介电材料963分隔开，所述单元介电材料在第二方向(d2)上并沿着三维(3d)存储器的竖直堆叠存储器单元阵列的水平存取装置和水平存储节点的定向的轴线延伸进入和离开图纸平面。
84.图9c示出沿着图9a中的切割线b-b'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图9c中示出的横截面图在沿着图纸平面的左右示出为在第二方向(d2)905上沿着介电材料930-1、930-2、
……
、930-(n 1)的交替层的重复迭代的轴线延伸。但是，现在示出了第一源极/漏极区材料、沟道区材料和第二源极/漏极区材料998-1、998-2、
……
、998-n已经在图8a-8e的水平开口833-1、833-2、
……
、833-n中沉积，且在第二方向905(d2)上延伸。作为一个实例，清楚地示出第一源极/漏极区998-1、沟道区998-1b和998-1c。此外，实现水平数字线999-1、999-2、
……
、999-n集成，并与第二源极/漏极区(例如，998-1c)接触，其在第一方向(d1)上延伸，例如，在方向(d3)911上与介电材料930-1、930-2、
……
、930-(n 1)的竖直交替层中延伸进入和离开图纸平面。
85.因此，三节点水平存取装置938-1、938-2、
……
、938-n已经形成并集成到竖直存取线940-1、940-2、
……
、940-(z 1)，且集成到数字线999-1、999-2、
……
、999-n，而无需体接触。本文中所描述的结构和过程的优点可包含与基于硅(基于si)的存取装置相比，存取装置的关断电流(ioff)较低。存取装置的沟道区(例如，938-1b)可不含少数载流子，并因此不再需要控制存取装置的主体区的体电位，和/或存取装置的栅极/漏极诱导泄漏(gidl)减小。在一些实施例中，沟道和/或源极/漏极区替换制造步骤可在电容器单元形成过程之后执行，因此降低了热预算。数字线集成在制造过程中可以更加轻易地实现，因为不使用与存取装置的主体区之间的体接触。另外，相比于利用基于掺杂多晶硅的沟道区所实现的，本文中所描述的实施例可以实现更好的橫向调整路径，因为沟道长度更小且源极/漏极半导体制造过程的成型开销更低。
86.同样，水平存取装置998-1、998-2、
……
、998-n的第一源极/漏极区、沟道区和第二源极/漏极区及水平数字线999-1、999-2、
……
、999-n集成可以根据本文和具有至少一个共同发明人且标题为“竖直三维(3d)存储器的三节点存取装置中的沟道集成(channel integration in a three-node access device for vertical three dimensional(3d)memory)”的共同提交、共同未决的第us16/986,466号美国专利申请(micron代理人案号2020-0692)中所描述的过程和技术来执行。根据各种实施例，另一益处是在形成源极/漏极区时免去了气相掺杂(gpd)，例如不使用气相掺杂。可以使用其它合适的半导体制造技术和/或存储节点结构。
87.在图9c的实例实施例中，具有第一源极/漏极区、沟道区和第二源极/漏极区的水平存取装置998-1、998-2、
……
、989-n在图纸平面的左右示出为在第二方向905(d2)上延伸且与在竖直堆叠中沿着三维(3d)存储器的竖直堆叠存储器单元阵列的水平存取装置和水平存储节点的定向的轴线形成的竖直开口971-1和971-2相隔一距离。如图10中所示，可以
沉积介电材料以填充竖直开口971-1和971-3。在图9c中，通过虚线示出相邻且相对的竖直存取线940-3，指示从图纸的平面和定向向内设置的位置。
88.图9d示出沿着图9a中的切割线c-c'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图9d中示出的横截面图在图纸平面的左右示出为在第二方向(d2)905上沿着介电材料930-1、930-2、
……
、930-n、930-(n 1)和水平数字线999-1、999-2、
……
、999-n的交替层的重复迭代的轴线延伸(在第一方向(d1)上延伸进入和离开图纸平面)，且在存取装置区942和存储节点区944中形成水平定向的存取装置938-1、938-2、
……
、938-n和水平定向的存储节点(例如，电容器单元)的区之外延伸。在图9d中，介电材料941示出为填充水平定向的存取装置之间的空间，针对竖直定向的存储器单元的三维阵列，所述介电材料可沿着第一方向(d1)间隔开，并延伸进入和离开图纸平面。但是，在图9d的横截面图中，另外示出存在于水平相邻的装置之间的空间中的第二电极956(例如，电容器单元结构的顶部共同电极)。在图纸的左端示出介电材料930-1、930-2、
……
、930-(n 1)和水平数字线999-1、999-2、
……
、999-n(例如，图1中示出的数字线107-1、107-2、
……
、107-p等等)的交替层的重复迭代，它们经集成以形成与所形成水平存取装置的第二源极/漏极区(例如，938-1c)的电性接触。
89.图9e示出沿着图9a中的切割线d-d'截得的横截面图，其示出在本公开的实施例的一个实例半导体制造过程中在此特定点处的半导体结构的另一视图。图9e中示出的横截面图在图纸平面中从右到左示出为沿着介电材料930-1、930-2、
……
、930-(n 1)与水平存取装置998-1、998-2、
……
、998-n的沟道区的交替层的重复迭代的轴线在第一方向(d1)909上延伸，所述沟道区通过栅极电介质938与所述多个单独的竖直存取线940-1、940-2、
……
、940-4分隔开。在图9e中，第一介电填充材料939示出为隔开相邻的水平定向的存取装置和水平定向的存储节点之间的空间，所述第一介电填充材料可以形成为延伸进入和离开图纸平面，如下文更详细地描述，并且可沿着第一方向(d1)909间隔开并在三维(3d)存储器中沿第三方向(d3)911延伸的阵列中竖直堆叠。
90.图10a-10d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。图10a和10c是在存储节点(例如，电容器单元)形成于在第二方向1005(d2)上沿着图纸平面左右延伸(例如，沿着图8a中的切割线b-b')的存储节点区1044中之后水平存取装置区1042中的源极/漏极集成的横截面侧视图。图10b和10d是在半导体制造过程中的特定时间点处水平定向的三节点存取装置形成中的源极/漏极集成的端视图。
91.如图10a-10d中所示，已经在存储节点区1044中形成存储节点，例如电容器单元。在此实例中，存储节点是在第二方向(d2)1005上邻近具有竖直定向的竖直定向的存取线的竖直三维(3d)存储器的水平存取装置区1042延伸的水平定向的存储节点。存储节点(例如，电容器)包含通过单元介电材料1063分隔开的第一电极1061(例如，底部电极)和第二电极1065(例如，顶部电极和/或共同节点电极)。如上文所描述，本文中，结构可形成为介电材料1030-1和1030-2与牺牲材料(未示出)的重复交替层，所述牺牲材料已经去除以形成相应的存储节点区1044及现在的水平存取装置区1042中的源极/漏极集成。同样如上文所描述，可使用第一蚀刻过程来形成第一竖直开口，例如图8a中的871，以暴露竖直堆叠中邻近牺牲材料的第一部分的侧壁，且牺牲材料的第一部分通过选择性蚀刻过程去除以在存取装置区
1042中邻近单元侧区1044形成水平开口，例如图8c中的833。
92.图10a和10b中的实例示出通过在第一水平开口中沉积第一导电材料1071-1形成多层源极/漏极材料1071-1，从而形成与距第一竖直开口(图8a中的871)第一水平距离(d1开口)的第一水平开口(图8c中的833)的远端处的存储节点的电性接触。在一个实例中，沉积第一导电材料1071-1包括沉积在与氧化物半导体材料接触时不氧化的金属材料，例如层。在本文描述的实例中，存储节点(例如，电容器)已经形成。在此实例中，第一电极1061可在牺牲材料(例如，图7c中的732)的去除期间提供蚀刻终止层以形成第一水平开口(图8c中的833)。然而，在其它实施例中，存储节点(例如，电容器)可在三节点水平存取装置形成之后形成，包含本文中所描述的源极/漏极集成。在此实例实施例中，第一导电材料1071-1可被选择用作用于在存储节点区1044中形成第二水平开口(图8c中的833)以形成存储节点期间去除牺牲材料(例如，图7c中的732)且用于提供到存储节点的第一电极1061的电性欧姆接触的蚀刻终止层。
93.在一个实例实施例中，沉积第一导电金属材料1071-1包括沉积含有钌(ru)的材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含有钼(mo)的材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含有镍(ni)的材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含有钛(ti)的材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含有铜(cu)的材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含有锡(sn)的材料。但是，实施例不限于这些实例。
94.在另一实例中，沉积第一导电材料1071-1包括沉积在与氧化物半导体材料接触时形成导电氧化物的金属材料，例如层。例如，在一个实施例中，沉积第一导电材料1071-1包括沉积高度掺杂的简并半导体。在一个实例中，沉积第一导电材料1071-1包括沉积氧化铟(in2o3)组合物作为第一导电材料1071-1。在一个实例中，沉积第一导电材料1071-1包括沉积氧化铟锡(in
2-x
sn
x
o3)组合物作为第一导电材料1071-1。但是，实施例不限于这些实例。
95.可以沉积导电材料1071-1，使得导电材料1071-1填充整个开口并沉积在开口之外的区域上，例如沉积在图8a中的第一竖直开口871中。图10b示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
96.在一个实例中，沉积第一导电材料1071-1包括使用原子层沉积(ald)过程将第一水平开口填充到远端以形成与第一电极1061的电性欧姆接触。如图10a和10b中所示，第一导电接触材料1071-1的ald沉积过程也可填充第一竖直开口。
97.如图10c和10d中所示，方法包含去除第一导电接触材料1071-1的一部分，使得第一导电接触材料1071-1凹陷以仅在水平开口的远端处保持与第一电极1061电性欧姆接触。在一个实例中，去除过程可使用原子层蚀刻(ale)过程来执行。但是，实施例不限于此实例。在一个实例中，第一导电材料1071-1可凹回水平开口(图8c中的833)中以具有大致十(10)纳米(nm)的厚度并形成与第一电极1061的电性欧姆接触。但是，实施例不限于此实例，且根据三节点水平存取装置的特定设计规则和/或尺寸大小，其它厚度可为适当的。图10d示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
98.图11a-11d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。图11a和11c是在存储节点(例如，电容器单元)形成于在第二方向1005(d2)上沿着图纸平面左右延伸(例如，沿着图8a
中的切割线b-b')的存储节点区1044中之后水平存取装置区1042中的源极/漏极集成的横截面侧视图。图11b和11d是在半导体制造过程中的特定时间点处水平定向的三节点存取装置形成中的源极/漏极集成的端视图。根据实施例，图11a-11d中所示的半导体制造过程中的时间点可在图10a-10d中所示的结构和时间点之后。但是，实施例不限于此。
99.如图11a和11b中所示，方法可包含沉积第二导电材料1173-1并使其与第一导电材料1171-1电性接触，所述第一导电材料与水平定向的存储节点(例如，电容器单元)的第一电极1161电性欧姆接触。在一个实例中，沉积第二导电材料1173-1包括沉积简并半导体材料。如本文中所使用，简并半导体材料意在意味着含有高掺杂水平且掺杂剂(例如，磷(p)、硼(b)等)之间具有显著的相互作用的半导体材料，例如多晶硅。相比之下，非简并半导体含有适中的掺杂水平，其中掺杂剂原子在半导体主晶格中相互分离良好，相互作用可忽略不计。
100.在一个实例中，沉积第二导电材料1173-1包括沉积具有低于沟道材料的电子带隙的电子带隙的第二导电材料。在一个实施例中，沉积第二导电材料1173-1包括沉积具有在第一导电材料1171-1的导带偏移和沟道材料的导带偏移中间的导带偏移(例如，相对于注入电极(电容器单元的第一电极1161)的费米能级的偏移)的第二导电材料。此外，在一些实施例中，导电材料1173-1可以是金属材料。在一些实施例中，导电材料1173-1可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
x
o3)中的至少一个。导电材料1173-1的电子带隙可低于后续导电材料(例如，结合图13所示的沟道材料1398)的电子带隙，且导带偏移低于后续导电材料的导带偏移。另外，导电材料1173-1的电子带隙可低于导电沟道区的电子带隙。
101.例如，在一个实例中，沉积第二导电材料1173-1包括沉积含有钌(ru)的材料。在一个实例中，沉积第二导电材料1173-1包括沉积含有钼(mo)的材料。在一个实例中，沉积第二导电材料1173-1包括沉积含有镍(ni)的材料。在一个实例中，沉积第二导电材料1173-1包括沉积含有钛(ti)的材料。在一个实例中，沉积第二导电材料1173-1包括沉积含有铜(cu)的材料。在一个实例中，沉积第二导电材料1173-1包括沉积含有锡(sn)的材料。
102.在另一实例中，沉积第二导电材料1173-1包括沉积在与氧化物半导体材料接触时形成导电氧化物的金属材料，例如层。例如，在一个实施例中，沉积第二导电材料1173-1包括沉积高度掺杂的简并半导体。在一个实例中，沉积第二导电材料1173-1包括沉积氧化铟(in2o3)组合物作为第二导电材料1173-1。在一个实例中，沉积第二导电材料1173-1包括沉积氧化铟锡(in
2-x
sn
x
o3)组合物作为第二导电材料1173-1。但是，实施例不限于这些实例。
103.可以沉积第二导电材料1173-1，使得第二导电材料1173-1填充整个开口并沉积在开口之外的区域上，例如沉积在图8a中的第一竖直开口871中。图11b示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
104.在一个实例中，沉积第二导电材料1173-1包括使用原子层沉积(ald)过程填充第一水平开口填充。如图11a和11b中所示，第二导电接触材料1173-1的ald沉积过程也可填充第一竖直开口。
105.如图11c和11d中所示，方法包含去除第二导电接触材料1173-1的一部分，使得第二导电接触材料1173-1凹陷。在一个实例中，去除过程可使用原子层蚀刻(ale)过程来执行。但是，实施例不限于此实例。在一个实例中，第二导电材料1173-1可凹回水平开口(图8c中的833)中，并且可具有大致十(10)纳米(nm)的厚度。但是，实施例不限于此实例，且根据
三节点水平存取装置的特定设计规则和/或尺寸大小，其它厚度可为适当的。图11d示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
106.图12a-12d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。图12a和12c是在存储节点(例如，电容器单元)形成于在第二方向1205(d2)上沿着图纸平面左右延伸(例如，沿着图8a中的切割线b-b')的存储节点区1244中之后水平存取装置区1242中的源极/漏极集成的横截面侧视图。图12b和12d是在半导体制造过程中的特定时间点处水平定向的三节点存取装置形成中的源极/漏极集成的端视图。根据实施例，图12a-12d中所示的半导体制造过程中的时间点可在图11a-11d中所示的结构和时间点之后。但是，实施例不限于此。
107.如图12a和12b中所示，方法可包含沉积第n(例如，第三)导电材料1275-1并使其与第n-1(例如，第二)导电材料1273-1电性接触，所述第二导电材料1273-1与第一导电材料1271-1电性接触。在一个实例中，沉积第三导电材料1275-1包括沉积简并半导体材料。如本文中所使用，简并半导体材料意在意味着含有高掺杂水平且掺杂剂(例如，磷(p)、硼(b)等)之间具有显著的相互作用的半导体材料，例如多晶硅。相比之下，非简并半导体含有适中的掺杂水平，其中掺杂剂原子在半导体主晶格中相互分离良好，相互作用可忽略不计。
108.在一个实例中，沉积第三导电材料1275-1包括沉积具有在先前(例如，第二)导电材料1171-1的电子带隙和沟道材料的电子带隙中间的电子带隙的第三导电材料。在一个实施例中，沉积第三导电材料1275-1包括沉积具有在第二导电材料1273-1的导带偏移和沟道材料的导带偏移中间的导带偏移(例如，相对于注入电极(电容器单元的第一电极1261)的费米能级的偏移)的第三导电材料1275-1。此外，在一些实施例中，导电材料1275-1可以是金属材料。在一些实施例中，导电材料1275-1可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
x
o3)中的至少一个。导电材料1275-1的电子带隙可低于后续导电材料(例如，结合图13所示的沟道材料1398)的电子带隙，且导带偏移低于后续导电材料的导带偏移。
109.例如，在一个实例中，沉积第三导电材料1275-1包括沉积含有钌(ru)的材料。在一个实例中，沉积第三导电材料1275-1包括沉积含有钼(mo)的材料。在一个实例中，沉积第三导电材料1275-1包括沉积含有镍(ni)的材料。在一个实例中，沉积第三导电材料1275-1包括沉积含有钛(ti)的材料。在一个实例中，沉积第三导电材料1275-1包括沉积含有铜(cu)的材料。在一个实例中，沉积第三导电材料1275-1包括沉积含有锡(sn)的材料。
110.在另一实例中，沉积第三导电材料1275-1包括沉积在与氧化物半导体材料接触时形成导电氧化物的金属材料，例如层。例如，在一个实施例中，沉积第三导电材料1275-1包括沉积高度掺杂的简并半导体。在一个实例中，沉积第三导电材料1275-1包括沉积氧化铟(in2o3)组合物作为第三导电材料1275-1。在一个实例中，沉积第三导电材料1275-1包括沉积氧化铟锡(in
2-x
sn
x
o3)组合物作为第三导电材料1275-1。但是，实施例不限于这些实例。
111.可以沉积第三导电材料1275-1到多层源极/漏极的导电接触，使得第三导电材料1275-1填充整个开口并沉积在开口之外的区域上，例如沉积在图8a中的第一竖直开口871中。图12b示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
112.在一个实例中，沉积第三导电材料1275-1包括使用ald过程来填充第一水平开口并使其与第二导电材料1273-1接触。如图12a和12b中所示，第三导电材料1275-1的ald沉积过程也可填充第一竖直开口。在一些实施例中，可以沉积第三导电材料1275-1，并配合沉积
先前(例如，第二)导电接触材料以形成在组成上分级的接触材料。
113.如图12c和12d中所示，方法包含去除第三导电接触材料1275-1的一部分，使得第三导电接触材料1275-1凹陷。在一个实例中，去除过程可使用ale过程来执行。但是，实施例不限于此实例。在一个实例中，第三导电材料1275-1可凹回水平开口(图8c中的833)中，以形成与第二导电材料1273-1的电性接触并具有大致十(10)纳米(nm)的厚度。但是，实施例不限于此实例，且根据三节点水平存取装置的特定设计规则和/或尺寸大小，其它厚度可为适当的。
114.图13a-13d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。图13a和13c是在存储节点(例如，电容器单元)形成于在第二方向1305(d2)上沿着图纸平面左右延伸(例如，沿着图8a中的切割线b-b')的存储节点区1344中之后水平存取装置区1342中的源极/漏极集成的横截面侧视图。图13b和13d是在半导体制造过程中的特定时间点处水平定向的三节点存取装置形成中的源极/漏极集成的端视图。根据实施例，图13a-13d中所示的半导体制造过程中的时间点可在图12a-12d中所示的结构和时间点之后。但是，实施例不限于此。
115.如图13a和13b中所示，方法可包含沉积导电沟道材料1398并使其与第三导电材料1375-1电性接触，所述第三导电材料1375-1与第二导电材料1373-1电性接触。在一个实例中，沉积导电沟道材料1398包括沉积简并半导体材料。如本文中所使用，简并半导体材料意在意味着含有高掺杂水平且掺杂剂(例如，磷(p)、硼(b)等)之间具有显著的相互作用的半导体材料，例如多晶硅。相比之下，非简并半导体含有适中的掺杂水平，其中掺杂剂原子在半导体主晶格中相互分离良好，相互作用可忽略不计。
116.在一个实例中，沉积导电沟道材料1398包括沉积具有高于后续导电材料的电子带隙的电子带隙的导电沟道材料1398。在一个实施例中，沉积导电沟道材料1398包括沉积具有高于第三导电材料1375-1的导带偏移且高于后续导电材料的导带偏移的导带偏移(例如，相对于注入电极(电容器单元的第一电极1361)的费米能级的偏移)的导电沟道材料1398。此外，在一些实施例中，导电沟道材料1398可以是金属材料。在一些实施例中，导电沟道材料1398可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
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o3)中的至少一个。导电沟道材料1398的电子带隙可高于后续导电材料(例如，结合图14所示的导电材料1475-2)的电子带隙，且导带偏移低于后续导电材料的导带偏移。
117.在一些实施例中，可以沉积具有反馈沟道钝化的多层导电沟道材料作为导电沟道材料1398。例如，沉积富含铟(in)的氧化铟镓锌(igzo)导电沟道材料1398以形成导电沟道材料1398的第一层，并接着相对于第一层沉积少铟(in)材料作为igzo导电沟道材料的部分以形成泄漏抑制层。在一个实例中，相对于第一层沉积富含镓(ga)的层作为igzo导电沟道材料的部分以形成泄漏抑制层。在一个实例中，相对于第一层沉积富含锌(zn)的层作为igzo导电沟道材料的部分以形成泄漏抑制层。在一个实例中，沉积氧化镓(gao
x
)层作为igzo导电沟道材料的部分以形成泄漏抑制层。在一个实施例中，泄漏抑制层是氧化物层。使用ald过程的沟道区形成的一个实例公开于具有至少一个共同发明人且标题为“竖直三维(3d)存储器的三节点存取装置中的沟道集成(channel integration in three-node access device for vertical three dimensional(3d)memory)”的共同提交且共同未决的第us16/986,466号美国专利申请(代理人案号1013.0560001)。此申请以全文引用的方式
并入本文中。可以使用其它合适的半导体制造技术来形成导电沟道材料1398。
118.可以沉积导电沟道材料1398，使得导电沟道材料1398填充整个开口并沉积在开口之外的区域上，例如沉积在图8a中的第一竖直开口871中。图13b示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
119.在一个实例中，沉积导电沟道材料1398包括使用ald过程来填充第一水平开口以形成与第三导电材料1375-1的电性接触。如图13a和13b中所示，导电沟道材料1398的ald沉积过程也可填充第一竖直开口。
120.如图13c和13d中所示，方法包含导电沟道材料1398的一部分，使得导电沟道材料凹陷。在一个实例中，去除过程可使用ale过程来执行。但是，实施例不限于此实例。在一个实例中，导电沟道材料1398可凹回水平开口(图8c中的833)中，以形成与第三导电材料1375-1的电性接触并具有大致五十(50)纳米(nm)的长度(l)(例如，图17中的1778)。但是，实施例不限于此实例，且根据三节点水平存取装置的特定设计规则和/或尺寸大小，导电沟道材料1375-1的其它长度(l)可为适当的。
121.图14a-14d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。图14a和14c是在存储节点(例如，电容器单元)形成于在第二方向1405(d2)上沿着图纸平面左右延伸(例如，沿着图8a中的切割线b-b')的存储节点区1444中之后水平存取装置区1442中的源极/漏极集成的横截面侧视图。图14b和14d是在半导体制造过程中的特定时间点处水平定向的三节点存取装置形成中的源极/漏极集成的端视图。根据实施例，图14a-14d中所示的半导体制造过程中的时间点可在图13a-13d中所示的结构和时间点之后。但是，实施例不限于此。
122.图14a-14d、15a-15d、16a-16d中所示的源极/漏极集成方法可用于形成与三节点水平存取装置结构的数字线接触侧相关联的第二源极/漏极区。因而为方便起见但不作为限制，论述将第二源极/漏极指代为数字线接触导电材料。
123.如图14a和14b中所示，方法可包含沉积第一数字线接触导电材料1475-2并使其与导电沟道材料(例如，结合图13a-13d描述的沟道材料1398)电性接触，所述导电沟道材料与第三导电材料1475-1电性接触，组成较早形成的源极/漏极集成(例如，第一源极/漏极区)。在一个实例中，沉积第一数字线接触导电材料1475-2包括沉积简并半导体材料。如本文中所使用，简并半导体材料意在意味着含有高掺杂水平且掺杂剂(例如，磷(p)、硼(b)等)之间具有显著的相互作用的半导体材料，例如多晶硅。相比之下，非简并半导体含有适中的掺杂水平，其中掺杂剂原子在半导体主晶格中相互分离良好，相互作用可忽略不计。
124.在一个实例中，沉积第一数字线导电材料1475-2包括沉积具有低于沟道材料(例如，图13a-13d中的1398)的电子带隙的电子带隙的第一数字线导电材料。在一个实施例中，沉积第一数字线导电材料1475-2包括沉积具有在导电沟道材料1498的导带偏移和后续数字线接触导电材料的导带偏移中间的导带偏移(例如，相对于注入电极的费米能级(在此实例中，为图16a-16d中的数字线1699)的偏移)的第一数字线接触导电材料1475-2。
125.在一些实施例中，第一数字线接触导电材料1475-2可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
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o3)中的至少一个。数字线接触导电材料1475-2的电子带隙可高于后续数字线接触导电材料(例如，结合图15a-15d所示的数字线接触导电材料1573-2)的电子带隙，且导带偏移高于后续数字线接触导电材料的导带偏移。在一些实施例中，第一数字线接触导电材
料1475-2的电子带隙可在导电沟道材料(例如，图13a-13d中的1398)和形成为与第一数字线导电材料1475-2电性接触的后续数字线接触导电材料的电子带隙中间。
126.在另一实例中，沉积第一数字线接触导电材料1475-2包括沉积在与氧化物半导体材料接触时形成导电氧化物的金属材料，例如层。例如，在一个实施例中，沉积第一数字线接触导电材料1475-2包括沉积高度掺杂的简并半导体。在一个实例中，沉积第一数字线接触导电材料1475-2包括沉积氧化铟(in2o3)组合物作为第一数字线接触导电材料1475-2。在一个实例中，沉积第一数字线接触导电材料1475-2包括沉积氧化铟锡(in
2-x
sn
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o3)组合物作为第一数字线接触导电材料1475-2。但是，实施例不限于这些实例。
127.可以沉积第一数字线接触导电材料1475-2，使得第一数字线接触导电材料1475-2填充整个开口并沉积在开口之外的区域上，例如沉积在图8a中的第一竖直开口871中。图14b示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
128.在一个实例中，沉积第一数字线接触导电材料1475-2包括使用ald过程来填充第一水平开口。如图14a和14b中所示，第一数字线接触导电材料1475-2的ald沉积过程也可填充第一竖直开口。在一些实施例中，数字线接触导电材料1475-2可具有包括in、zn和ga组合(其相比于igzo沟道材料具有不同比率或不同的化学计量)中的一或多个的组合物。
129.如图14c和14d中所示，方法包含去除第一数字线接触导电材料1475-2的一部分，使得第一导电接触材料凹陷。在一个实例中，去除过程可使用ale过程来执行。但是，实施例不限于此实例。在一个实例中，第一数字线接触导电材料1475-2可凹回水平开口(图8c中的833)中，以形成与导电沟道材料的电性接触并具有大致十(10)纳米(nm)的厚度。但是，实施例不限于此实例，且根据三节点水平存取装置的特定设计规则和/或尺寸大小，其它厚度可为适当的。
130.图15a-15d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成(例如，数字线接触导电材料)的实例方法。图15a和15c是在存储节点(例如，电容器单元)形成于在第二方向1505(d2)上沿着图纸平面左右延伸(例如，沿着图8a中的切割线b-b')的存储节点区1544中之后水平存取装置区1542中的源极/漏极集成的横截面侧视图。图15b和15d是在半导体制造过程中的特定时间点处水平定向的三节点存取装置形成中的源极/漏极集成的端视图。根据实施例，图15a-15d中所示的半导体制造过程中的时间点可在图14a-14d中所示的结构和时间点之后。但是，实施例不限于此。
131.如图15a和15b中所示，方法可包含沉积第二数字线接触导电材料1573-2并使其与第一数字线接触导电材料1575电性接触，所述第一数字线接触导电材料1575与导电沟道材料(图13a-13d中的1398)电性接触。在一个实例中，沉积第二数字线接触导电材料1573-2包括沉积简并半导体材料。如本文中所使用，简并半导体材料意在意味着含有高掺杂水平且掺杂剂(例如，磷(p)、硼(b)等)之间具有显著的相互作用的半导体材料，例如多晶硅。相比之下，非简并半导体含有适中的掺杂水平，其中掺杂剂原子在半导体主晶格中相互分离良好，相互作用可忽略不计。
132.在一个实例中，沉积第二数字线导电材料1573-2包括沉积具有低于第一数字线接触导电材料1575的电子带隙的电子带隙的第二数字线接触导电材料1573-2。在一个实施例中，沉积第二数字线接触导电材料1573-2包括沉积具有在第一数字线接触导电材料1575的
导带偏移和后续数字线材料的导带偏移中间的导带偏移(例如，相对于注入电极的费米能级(在此实例中为图16a-16d中的数字线1699)的偏移)的第二导电材料1573-2。此外，在一些实施例中，第二数字线接触导电材料1573-2可以是金属组合物材料。在一些实施例中，数字线接触导电材料1573-2可包括氧化铟(in2o3)或氧化铟锡(in
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o3)中的至少一个。第二数字线接触导电材料1573-2的电子带隙可高于后续数字线材料(例如，结合图16所示的数字线材料1699)的电子带隙，且导带偏移高于后续数字线材料的导带偏移。
133.在另一实例中，沉积第二数字线接触导电材料1573-2包括沉积在与氧化物半导体材料接触时形成导电氧化物的金属组合物材料，例如层。例如，在一个实施例中，沉积第二数字线接触导电材料1573-2包括沉积高度掺杂的简并半导体。在一个实例中，沉积第二数字线接触导电材料1573-2包括沉积氧化铟(in2o3)组合物作为第二数字线接触导电材料1573-2。在一个实例中，沉积第二数字线接触导电材料1573-2包括沉积氧化铟锡(in
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o3)组合物作为第二数字线接触导电材料1573-2。但是，实施例不限于这些实例。
134.可以沉积第二数字线接触导电材料1573-2，使得第二数字线接触导电材料1573-2填充整个开口并沉积在开口之外的区域上，例如沉积在图8a中的第一竖直开口871中。图15b示出在半导体制造过程的此特定阶段处三节点水平存取装置形成的端视图。
135.在一个实例中，沉积第二数字线接触导电材料1573-2包括使用ald过程来填充第一水平开口以形成与第一数字线接触导电材料1575的电性接触。如图15a和15b中所示，第二数字线接触导电材料1573-2的ald沉积过程也可填充第一竖直开口。
136.如图15c和15d中所示，方法包含去除第二数字线接触导电材料1573-2的一部分，使得第二数字线接触导电材料1573-2凹陷。在一个实例中，去除过程可使用ale过程来执行。但是，实施例不限于此实例。在一个实例中，第二数字线接触导电材料1573-2可凹回水平开口(如图8c中的833)中，以形成与第一数字线接触导电材料1575-2的电性接触并具有大致十(10)纳米(nm)的厚度。但是，实施例不限于此实例，且根据三节点水平存取装置的特定设计规则和/或尺寸大小，其它厚度可为适当的。
137.图16a-16d示出根据本公开的数个实施例的用于半导体制造过程中的特定时间点处水平定向的三节点存取装置中的源极/漏极集成的实例方法。在一个实例中，图16a-16d示出用于形成到第二数字线接触导电材料的数字线接触1699的实例方法。数字线1699可形成去往水平定向的三节点存取装置的水平定向的数字线，类似于图1-3中所示的数字线107、207和307。
138.图16a和16c是在存储节点(例如，电容器单元)形成于在第二方向1605(d2)上沿着图纸平面左右延伸(例如，沿着图8a中的切割线b-b')的存储节点区1644中之后水平存取装置区1642中的源极/漏极集成的横截面侧视图。图16b和16d是在半导体制造过程中的特定时间点处水平定向的三节点存取装置形成中的源极/漏极集成的端视图。根据实施例，图16a-16d中所示的半导体制造过程中的时间点可在图15a-15d中所示的结构和时间点之后。但是，实施例不限于此。
139.如图16a和16b中所示，方法可包含沉积数字线材料1699并使其与第二数字线接触导电材料1673-2电性接触，所述第二数字线接触导电材料1673-2与第一数字线接触导电材料1675-2电性接触。在一个实例中，沉积数字线材料1699包括沉积金属数字线材料1699。
140.例如，沉积数字线材料1699可包括沉积含有钌(ru)的数字线材料1699。在一个实
例中，沉积数字线材料1699包括沉积含有钼(mo)的材料。在一个实例中，沉积数字线材料1699包括沉积含有镍(ni)的材料。在一个实例中，沉积数字线材料1699包括沉积含有钛(ti)的材料。在一个实例中，沉积数字线材料1699包括沉积含有铜(cu)的材料。在一个实例中，沉积数字线材料1699包括沉积含有锡(sn)的材料。但是，实施例不限于这些实例。
141.在一个实例中，沉积数字线材料1699包括使用ald过程来填充其余的第一水平开口(例如，图8c中的833)以形成与第二数字线接触导电材料1673-2的电性接触。如图16a-16d中所示，数字线材料1699的ald沉积过程也可填充第一竖直开口(例如，图8a中的871)。
142.在一些实施例中，竖直定向的存取线1640-3可形成为具有宽度(w)1679，所述宽度大于竖直定向的存取线1640-3在第二方向(d2)1605上水平延伸的水平长度(l)1678。在一些实施例中，例如图16c中所示，竖直定向的存取线1640-3的长度(l)1678-2可与多层数字线接触导电材料(例如，1675-2)和多层源极/漏极材料(例如，单元侧上的1675-1)两者水平地重叠。在一些实施例中，数字线材料1699经集成以形成与数字线接触导电材料1673-2的电性接触。竖直存取线1640-3(例如，字线(wl))可集成为与导电沟道材料相对并通过栅极电介质与之分隔开，以形成存储器单元的三节点存取装置而无需体接触。
143.根据本文中所描述的源极/漏极集成实施例，类似于图1-3中所示的存取线103、203和303，竖直定向的存取线1640-3可形成为具有较短长度1678-1(l)，因为材料和技术为水平定向的三节点存取装置提供的关断电流(ioff)更小。在图16a中示出的实例实施例中，竖直存取线1640-3可具有长度1678-1(l)，所述长度小于沟道材料(例如，结合图13所示的沟道材料1398)在第二方向(d2)1605上延伸的水平长度。因此，竖直定向的存取线1640-3可与多层数字线接触导电材料1675-2和多层源极/漏极材料1675-1的第n层(在电容器单元侧上)两者水平地部分重叠。
144.图17示出根据本公开的实施例的竖直三维(3d)存储器的耦合到水平定向的存储节点1744的水平定向的三节点存取装置1042。在图17中，水平定向的三节点存取装置1742在图纸平面的左右示出为在第二方向(d2)1705上延伸。水平定向的存取装置1742示出为具有与水平定向的存储节点1744(例如，电容器单元)的第一电极1761(例如，底部电极)电性接触的第一多层源极/漏极区1798-1a。存储节点1744可包括电容器单元，所述电容器单元具有电耦合到三节点存取装置1742的第一源极/漏极区1798-1a的第一水平定向的电极1761和通过单元电介质1763与第一水平定向的电极1761分隔开的第二电极1756。在一些实施例中，水平定向的存储节点1744与三节点存取装置1742的第一源极/漏极区1798-1a在与第一源极/漏极区1798-1a齐平的相同平面上直接电性接触。
145.沟道区1798-1b示出为与第一源极/漏极区1798-1a电性接触。竖直定向的存取线1740-3与沟道区1798-1b相对且通过栅极电介质与之分隔开。通过虚线示出竖直定向的存取线1740-2，指示竖直定向的存取线设置到图纸平面之中和/或之外。根据特定设计规则，竖直定向的存取线1740可在第二方向(d2)1705上延伸得长于和/或短于沟道区，例如具有源极/漏极重叠和/或部分重叠。
146.第二源极/漏极区1798-1c(例如，多层数字线接触导电材料)示出为与沟道区1798-1b电性接触且与延伸进入和离开图纸平面的水平定向的数字线1799电性接触并与其集成。在一些实施例中，第一和第二源极/漏极区1798-1a/c可由铟(in)、锌(zn)和镓(ga)组合(其相比于igzo沟道材料具有不同比率或不同的化学计量)中的一或多个形成。
147.如图17中所示，水平定向的存取装置1742和水平定向的存储节点1744可沿着第二方向(d2)1705通过层间介电材料1780与相邻存储器单元水平地间隔开，并且可通过介电层1730-1和1730-2与三维(3d)存储器中的堆叠相邻单元竖直地间隔开。在一些实施例中，水平定向的数字线1799可经集成以形成为与多层第二源极/漏极材料1798-1c电性接触。多层第一源极/漏极区1798-1a可包含第一导电材料以形成与三节点存取装置1742的存储节点的电性接触。在一些实施例中，与沟道材料1798-1b相对且通过栅极电介质与之分隔开的竖直定向的存取线可经集成以形成存储器单元的三节点存取装置1742而无需体接触。在一些实施例中，水平定向的数字线1799与三节点存取装置1742的第二源极/漏极区1798-1c在与第二源极/漏极区1798-1c齐平的相同平面上直接电性接触。
148.图18是根据本公开的数个实施例的呈包含存储器装置1803的计算系统1800的形式的设备的框图。如本文中所使用，例如，存储器装置1803、存储器阵列1810和/或主机1802也可单独地视为“设备”。根据实施例，存储器装置1802可包括具有竖直三维(3d)存储器的三节点存取装置的至少一个存储器阵列1810，如本文中已经描述的。
149.在此实例中，系统1800包含经由接口1804耦合到存储器装置1803的主机1802。计算系统1800可以是个人笔记本电脑、台式计算机、数码相机、移动电话、存储卡读卡器或支持物联网(iot)的装置，以及各种其它类型的系统。主机1802可包含能够存取存储器1803的数个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路系统)。系统1800可包含单独的集成电路，或主机1802和存储器装置1803两者可在相同的集成电路上。例如，主机1802可以是包括多个存储器装置1803的存储器系统的系统控制器，其中系统控制器1805提供例如中央处理单元(cpu)的另一处理资源对相应存储器装置1803的存取。
150.在图18所示的实例中，主机1802负责执行可加载到其上(例如，经由控制器1805从存储器装置1803加载)的操作系统(os)和/或各种应用(例如，进程)。os和/或各种应用可通过从主机1802向存储器装置1803提供存取包括os和/或各种应用在内的数据的存取命令而从存储器装置1803加载。主机1802还可通过向存储器装置1803提供检索在执行os和/或各种应用时所用的供os和/或各种应用使用的数据的存取命令来存取所述数据。
151.为了清楚起见，系统1800已简化以集中于与本公开特别相关的特征。存储器阵列1810可以是dram阵列、sram阵列、stt ram阵列、pcram阵列、tram阵列、rram阵列、nand快闪阵列和/或nor快闪阵列，包括三维(3d)存储器的至少一个三节点存取装置。例如，存储器阵列1810可以是非屏蔽dl 4f2阵列，例如3d-dram存储器阵列。阵列1810可包括布置成通过字线(其在本文中可以被称为存取线或选择线)耦合的行和通过数字线(其在本文中可以被称为感测线或数据线)耦合的列的存储器单元。尽管在图1中示出了单个阵列1810，但是实施例不限于此。举例来说，存储器装置1803可包含数个阵列1810(例如，数组dram单元)。
152.存储器装置1803包含用于锁存通过接口1804提供的地址信号的地址电路系统1806。接口可包含例如采用合适协议的物理接口(例如，数据总线、地址总线和命令总线，或组合的数据/地址/命令总线)。此类协议可以是自定义或专用的，或接口1804可以采用标准化协议，例如外围组件互连高速(pcie)、gen-z、ccix等等。地址信号由行解码器1808和列解码器1812接收并解码，以存取存储器阵列1810。可通过使用感测电路系统1811在感测线上感测电压和/或电流变化来从存储器阵列1810读取数据。感测电路系统1811可包括例如感测放大器，所述感测放大器可以从存储器阵列1810读取并锁存数据页(例如，行)。i/o电路
系统1807可用于通过接口1804与主机1802进行双向数据通信。读取/写入电路系统1813用于将数据写入到存储器阵列1810或从存储器阵列1810读取数据。作为实例，电路系统1813可包括各种驱动器、锁存电路系统等。
153.控制电路系统1805对主机1802提供的信号进行解码。所述信号可以是主机1802提供的命令。这些信号可包含芯片启用信号、写入启用信号和地址锁存信号，它们用于控制在存储器阵列1810上执行的操作，包含数据读取操作、数据写入操作和数据擦除操作。在各种实施例中，控制电路系统1805负责执行来自主机1802的指令。控制电路系统1805可包括状态机、定序器和/或某一其它类型的控制电路系统，其可以硬件、固件或软件或这三者的任何组合的形式实施。在一些实例中，主机1802可以是在存储器装置103外部的控制器。例如，主机1802可以是耦合到计算装置的处理资源的存储器控制器。
154.术语半导体可以指例如材料、晶片或衬底，并且包含任何基础半导体结构。“半导体”应被理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的外延硅，以及其它半导体结构。此外，当先前描述中提及半导体时，可能已经使用先前过程步骤在基础半导体结构中形成了区/结，且术语半导体可包含含有此类区/结的基本材料。
155.本文中的附图遵循编号约定，其中第一个或前几个数字对应于附图的附图编号，其余数字标识附图中的元件或组件。不同附图之间的相似(例如，相同)元件或组件可以通过使用相似的数字来标识。如将了解，本文中的各个实施例中所示的元件可以添加、交换和/或去除，以便提供本公开的数个额外实施例。另外，如将了解，附图中所提供的元件的比例和相对比例意在说明本公开的实施例，且不应以限制性意义来理解。
156.如本文中所使用，“数个”或“某一数量的”某物可以指此类事物中的一或多个。例如，数个或某一数量的存储器单元可以指一或多个存储器单元。“多个”某物希望是两个或更多个。如本文中所使用，多个动作并行执行是指在特定时间段内至少部分地重叠的动作。如本文中所使用，术语“耦合”可包含电耦合、不具有中间元件(例如，通过直接物理接触)的直接耦合和/或直接连接、带中间元件的间接耦合和/或连接，或无线耦合。术语耦合可进一步包含彼此协作或相互作用(例如，按照因果关系)的两个或更多个元件。耦合在两个元件之间的元件可在所述两个元件之间且耦合到所述两个元件中的每一个。
157.应认识到，由于常规制造、测量和/或装配变化，术语竖直考虑到相对于“完全”竖直的变化，并且所属领域的技术人员应知晓术语“垂直”的含义。例如，竖直可对应于z方向。如本文所使用的，当特定元件“邻近”另一元件时，所述特定元件可以覆盖所述另一元件，可以在所述另一元件上方或橫向于所述另一元件和/或可以与所述另一元件直接物理接触。横向可以指例如可垂直于z方向的水平方向(例如，y方向或x方向)。
158.尽管本文中已经说明和描述了特定实施例，但是所属领域的技术人员将了解，可以用经计算以实现相同结果的布置来代替所示的特定实施例。本公开旨在涵盖本公开的各种实施例的修改或变化。应当理解，以上描述是以说明性的方式而不是限制性的方式进行的。在回顾上述描述后，上述实施例和本文未具体描述的其它实施例的组合对于本领域的技术人员将是显而易见的。本公开的各种实施例的范围包含使用上述结构和方法的其它应用。因此，本公开的各个实施例的范围应当参考所附权利要求书以及这些权利要求书有权获得的全范围的等效物来确定。