半导体结构的制作方法及半导体结构与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
3.随着制程工艺持续演进，dram集成度不断提高，元件横向尺寸不断地微缩，使得电容器具有较高的纵横比，制作工艺愈加困难。具体的，在加工过程中，晶圆边缘区域的非完整晶粒区中的图形在刻蚀过程中会出现塌陷和剥落的风险，造成晶圆污染以及处理晶圆的工艺腔体的污染，降低了产品的良率。


技术实现要素：

4.本发明实施例提供了一种半导体结构的制作方法及半导体结构，以解决半导体结构形成过程中，晶圆边缘容易出现塌陷和剥落的问题。
5.第一方面，本发明实施例提供一种半导体结构的制作方法，包括：
6.提供衬底，所述衬底包括完整晶粒区和非完整晶粒区；
7.在所述衬底上形成叠层，所述叠层包括牺牲层和支撑层；
8.在所述叠层上形成具有第一图案的第一掩膜层；
9.在所述第一掩膜层上形成第一光刻胶层；
10.对所述第一光刻胶层曝光，显影后去除所述完整晶粒区的所述第一光刻胶层；
11.以所述完整晶粒区的所述第一掩膜层和所述非完整晶粒区的所述第一光刻胶层为掩膜对所述叠层进行刻蚀。
12.可选地，还包括：在所述叠层上形成过渡层，所述第一掩膜层位于所述过渡层上；
13.以所述完整晶粒区的所述第一掩膜层和所述非完整晶粒区的所述第一光刻胶层为掩膜对所述过渡层进行刻蚀；
14.以所述过渡层为掩膜对所述叠层进行刻蚀。
15.可选地,所述第一光刻胶层为负性光刻胶层。
16.可选地，采用步进曝光方式对所述非完整晶粒区的所述第一光刻胶层进行曝光。
17.可选地，所述步进曝光方式无需使用光掩膜版，所述步进曝方式的光斑至少能够覆盖单个完整晶粒。
18.可选地，所述步进曝光方式的光斑面积小于单个曝光单元的面积。
19.可选地，所述步进曝光方式的光斑刚好完全覆盖单个完整晶粒。
20.可选地，所述第一光刻胶层为正性光刻胶层，对所述完整晶粒区的所述第一光刻胶层进行曝光显影，去除所述完整晶粒区的所述第一光刻胶层。
21.可选地，还包括：在所述第一掩膜层上形成具有第二图案的第二掩膜层，所述第一光刻胶层位于所述第二掩膜层上；
22.所述第一图案包括沿第一方向的第一线条；
23.所述第二图案包括沿第二方向的第二线条；
24.所述第一方向与所述第二方向交叉。
25.可选地，所述第一掩膜层包括第一心轴层和第一侧壁层，所述第一侧壁层形成在所述第一心轴层的表面；所述第二掩膜层包括第二心轴层和第二侧壁层，所述第二侧壁层形成在所述第二心轴层的表面。
26.可选地，还包括：在显影后的所述非完整晶粒区的所述第一光刻胶层和所述完整晶粒区上形成第二光刻胶层；
27.所述第二光刻胶层在所述完整晶粒区的器件区打开，在所述完整晶粒区的外围区域覆盖；
28.所述第二光刻胶层在所述非完整晶粒区的器件区打开，在所述非完整晶粒区的外围区域覆盖。
29.可选地，还包括：利用所述过渡层，所述第一掩膜层，所述第二掩膜层，所述第一光刻胶层和所述第二光刻胶层为掩膜进行刻蚀，以在所述叠层中形成电容孔；
30.在所述电容孔中形成下电极，所述下电极覆盖所述电容孔的侧壁和底部。
31.可选地，还包括：在形成有所述电容孔的所述叠层上形成第三光刻胶层；
32.对所述第三光刻胶层曝光，显影后去除所述完整晶粒区的所述第三光刻胶层。
33.可选地，还包括：所述第三光刻胶层为负性光刻胶层。
34.可选地，在显影后的所述非完整晶粒区的第三光刻胶层和所述完整晶粒区上形成第四光刻胶层；
35.所述第四光刻胶层在所述完整晶粒区的器件区具有阵列分布的开口图案，所述开口图案与所述电容孔的侧壁相交。
36.可选地，利用所述第三光刻胶层和所述第四光刻胶层，对所述电容孔的部分下电极和支撑层进行刻蚀。
37.第二方面，本发明实施例提供一种半导体结构，由第一方面所述的半导体结构的制作方法形成。
38.本发明实施例提供一种半导体结构的制作方法，在对叠层刻蚀之前，先形成第一光刻胶层，并且去除完整晶粒区的第一光刻胶层，保留非完整晶粒区内的第一光刻胶层。在对衬底上叠层进行刻蚀时，在完整晶粒区，可以将图案转移到叠层上；在非完整晶粒区，第一光刻胶层保护了非完整晶粒区的叠层不被刻蚀图案化，从而解决了半导体结构形成过程中，晶圆边缘容易出现塌陷和剥落的问题。
附图说明
39.图1为本发明实施例提供的一种晶圆的示意图；
40.图2为图1中完整晶粒d1和非完整晶粒d2的局部放大结构示意图；
41.图3为本发明实施例提供的一种半导体结构的制作方法流程图；
42.图4为本发明实施例提供的另一种半导体结构的制作方法流程图；
43.图5-图18为本发明实施例提供的一种半导体结构制作过程示意图。
具体实施方式
44.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
45.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
46.图1为本发明实施例提供的一种晶圆的示意图，图2为图1中完整晶粒d1和非完整晶粒d2的局部放大结构示意图，参考图1和图2，利用多个曝光单元s1组成的曝光图对晶圆曝光形成完整晶粒区a1和非完整晶粒区a2，单个曝光单元s1即为利用光掩膜版进行单次曝光的区域。单个曝光单元s1可以包括多个晶粒，作为示例，如图1所示，单个曝光单元s1包括4行和3列排布的12个晶粒。
47.晶圆包括完整晶粒区a1和非完整晶粒区a2。完整晶粒区a1由晶圆内部的完整晶粒d1组成；非完整晶粒区a2由晶圆周边的非完整晶粒d2组成；非完整晶粒区a2位于完整晶粒区a1的周边。完整晶粒d1为全部区域位于晶圆上的晶粒；非完整晶粒d2为部分区域位于晶圆上的晶粒。完整晶粒d1包括器件区b1和外围区域b2，外围区域b2围绕器件区b1。非完整晶粒d2也包括器件区b1和外围区域b2，外围区域b2围绕器件区b1。
48.图3为本发明实施例提供的一种半导体结构的制作方法流程图，图5-图18为本发明实施例提供的一种半导体结构制作过程示意图。参考图3以及图5-图18，半导体结构的制作方法包括如下步骤：
49.s101、提供衬底10，衬底10包括完整晶粒区a1和非完整晶粒区a2。
50.本步骤中，衬底10的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或者绝缘体上硅(soi)等。非完整晶粒区a2位于完整晶粒区a1的周边，非完整晶粒区a2可以包围完整晶粒区a1一周。
51.s102、在衬底10上形成叠层，叠层包括牺牲层和支撑层。
52.本步骤中，在衬底10上形成交替层叠的牺牲层和支撑层。示例性地，叠层包括沿远离衬底10方向的第一支撑层21、第一牺牲层31、第二支撑层22、第二牺牲层32和第三支撑层23。在其他实施方式中，叠层还可以包括其他数量的牺牲层和其他数量的支撑层，本发明实施例对此不作限制。
53.s103、在叠层上形成具有第一图案的第一掩膜层51。
54.本步骤中，在完整晶粒区a1的叠层上形成第一掩膜层51，在非完整晶粒区a2的叠层上形成第一掩膜层51。
55.可选的，第一掩膜层51可以包括第一心轴层511和第一侧壁层512。具体的，利用sadp工艺形成的第一心轴层511和第一侧壁层512。所述第一侧壁层512共形的形成在所述第一心轴层511的表面；例如所述第一侧壁层512覆盖在第一心轴层511的侧壁和顶部上；第
一侧壁层512也可以为只覆盖在第一心轴层511侧壁上，此处不做限定，可根据实际工艺进行调整。需要说明的是，可以对图7中所示第一心轴层511和第一侧壁层512进行刻蚀，以形成图8中所述第一掩膜层51的结构，即，去除第一侧壁层512位于第一心轴层511的顶部的部分，并保留第一侧壁层512位于第一心轴层511的侧壁的部分。
56.s104、在第一掩膜层51上形成第一光刻胶层pr1。
57.本步骤中，覆盖完整晶粒区a1和非完整晶粒区a2的第一掩膜层51形成第一光刻胶层pr1。
58.s105、对第一光刻胶层pr1曝光，显影后去除完整晶粒区a1的第一光刻胶层pr1。
59.本步骤中，对第一光刻胶层pr1曝光，显影后去除完整晶粒区a1的第一光刻胶层pr1，并保留非完整晶粒区a2的第一光刻胶层pr1，第一光刻胶层pr1作为非完整晶粒区a2的保护层。采用部分曝光的方式对第一光刻胶层pr1曝光，显影后去除完整晶粒区a1的第一光刻胶层pr1。在一些可行的实施方式中，部分曝光例如可以通过遮光罩的遮挡实现；在另一些可行的实施方式中，部分曝光例如可以通过步进曝光的方式实现。步进曝光的方式将在后续做进一步地介绍。
60.本步骤中，采用部分曝光的方式对第一光刻胶层pr1曝光，例如，仅对完整晶粒区a1内的第一光刻胶层pr1曝光，或者，仅对非完整晶粒区a2内的第一光刻胶层pr1曝光。而不是同时对完整晶粒区a1和非完整晶粒区a2内的第一光刻胶层pr1曝光，从而在显影后，可以去除完整晶粒区a1的第一光刻胶层pr1，并保留非完整晶粒区a2内的第一光刻胶层pr1。
61.s106、以完整晶粒区a1的第一掩膜层51和非完整晶粒区a2的第一光刻胶层pr1为掩膜对叠层进行刻蚀。
62.本发明实施例提供一种半导体结构的制作方法，在对叠层刻蚀之前，先形成第一光刻胶层pr1，并且去除完整晶粒区a1的第一光刻胶层pr1，保留非完整晶粒区a2内的第一光刻胶层pr1。在对衬底10上叠层进行刻蚀时，在完整晶粒区a1，可以将图案转移到叠层上；在非完整晶粒区a2，第一光刻胶层pr1保护了非完整晶粒区a2的叠层不被刻蚀图案化，从而解决了半导体结构形成过程中，晶圆边缘容易出现塌陷和剥落的问题。
63.可选地，参考图5-图18，半导体结构的制作方法还包括如下步骤：
64.步骤一、在叠层上形成过渡层40，第一掩膜层51位于过渡层40上。
65.本步骤中，本发明实施例以过渡层40为一个膜层为例进行解释说明，并非对本发明的限定，在其他实施方式中，过渡层40还可以包括多个膜层。过渡层40例如可以包括多晶硅层，氧化硅层，氮化硅层，无定形碳层或氮氧化硅层等中的一种或其任意组合。
66.步骤二、以完整晶粒区a1的第一掩膜层51和非完整晶粒区a2的第一光刻胶层pr1为掩膜对过渡层40进行刻蚀。
67.步骤三、以过渡层40为掩膜对叠层进行刻蚀。
68.本发明实施例中，在叠层上还可以形成过渡层40，在过渡层40上形成第一掩膜层51，以完整晶粒区a1的第一掩膜层51和非完整晶粒区a2的第一光刻胶层pr1为掩膜对叠层进行刻蚀时，可以先执行本发明实施例中的步骤二，再执行本发明实施例中的步骤三。
69.可选的，第一光刻胶层pr1为负性光刻胶层。具体的，第一光刻胶层pr1为负性光刻胶层时，可采用步进曝光方式对非完整晶粒区a2的第一光刻胶层pr1进行曝光，而无需对完整晶粒区a1的第一光刻胶层pr1进行曝光，由于非完整晶粒区a2仅位于晶圆的外周部，面积
较少，因此，采用步进曝光方式对非完整晶粒区a2的第一光刻胶层pr1进行曝光可以节约曝光时间，降低生产成本。在后续显影时，保留曝光的非完整晶粒区a2上的第一光刻胶层pr1，去除非曝光的完整晶粒区a1上的第一光刻胶层pr1。需要注意的是，此处完整晶粒区a1上的第一光刻胶层pr1需要全部去除，非完整晶粒区a2的非完整晶粒d2中器件区b1上的第一光刻胶层pr1需要保留，非完整晶粒区a2的非完整晶粒d2中外围区域b2上的第一光刻胶层pr1可以去除。
70.可选的，所述步进曝光方式无需使用光掩膜版，所述步进曝光方式的光斑至少能够覆盖单个完整晶粒。由于需要保留非完整晶粒区a2的第一光刻胶层pr1，因此可以采用无掩膜的曝光方式，使用能够覆盖单个完整晶粒面积的光斑s2进行曝光，既能保证曝光效果又能有效降低成本。
71.可选的，所述步进曝光方式的光斑s2面积小于单个曝光单元s1的面积。优选的，所述步进曝光方式的光斑s2刚好完全覆盖单个完整晶粒的面积。以此减少光源面积，降低光源功耗，节约生产成本。
72.可选的，第一光刻胶层pr1为正性光刻胶层，对完整晶粒区a1的第一光刻胶层pr1进行曝光显影，去除完整晶粒区a1的第一光刻胶层pr1，保留非完整晶粒区a2的第一光刻胶层pr1。
73.可选地，参考图5-图18，半导体结构的制作方法还包括如下步骤：在第一掩膜层51上形成具有第二图案的第二掩膜层52，第一光刻胶层pr1位于第二掩膜层52上。本步骤中，第一图案包括沿第一方向的第一线条(图中未示出)，第二图案包括沿第二方向的第二线条(图中未示出)，第一方向与第二方向交叉，也就是说，第一方向不与第二方向平行。本发明实施例中，在第一掩膜层51上形成第二掩膜层52，第一掩膜层51的第一线条与第二掩膜层52的第二线条交叉出的区域为需要刻蚀出电容孔的区域，第一掩膜层51和第二掩膜层52的设置以利于形成较小的电容孔。
74.可选地，参考图8-图11，第二掩膜层52包括第二心轴层521和第二侧壁层522，第二侧壁层522形成在第二心轴层521的表面。第二心轴层521位于第二侧壁层522与第一掩膜层51之间。第二心轴层521具有图案化的图形，第二侧壁层522形成在第二心轴层521的表面。例如，第二侧壁层522位于心轴层521的侧壁和顶部；第二侧壁层522也可以为只覆盖在第二心轴层521的侧壁上，此处不做限定，可根据实际工艺进行调整。
75.可选地，参考图5-图18，半导体结构的制作方法还包括如下步骤：在显影后的非完整晶粒区a2的第一光刻胶层pr1和完整晶粒区a1上形成第二光刻胶层pr2。其中，第二光刻胶层pr2在完整晶粒区a1的器件区b1打开，在完整晶粒区a1的外围区域b2覆盖。也就是说，完整晶粒区a1内，第二光刻胶层pr2仅覆盖外围区域b2，不覆盖器件区a1。第二光刻胶层pr2在非完整晶粒区a2的器件区b1打开，在非完整晶粒区a2的外围区域b2覆盖。也就是说，非完整晶粒区a2内，第二光刻胶层pr2仅覆盖外围区域b2，不覆盖器件区a1。本发明实施例中，在形成第二光刻胶层pr2之前，先形成第一光刻胶层pr1，并且去除完整晶粒区a1的第一光刻胶层pr1，保留非完整晶粒区a2内的第一光刻胶层pr1。在对衬底10上叠层进行刻蚀时，在非完整晶粒区a2，第一光刻胶层pr1保护了非完整晶粒区a2的叠层不被刻蚀图案化。
76.可选地，参考图5-图18，半导体结构的制作方法还包括如下步骤：
77.步骤一、利用过渡层40，第一掩膜层51，第二掩膜层52，第一光刻胶层pr1和第二光
刻胶层pr2为掩膜进行刻蚀，以在叠层中形成电容孔。
78.本步骤中，示例性地，参考图11-图13，以第一掩膜层51，第二掩膜层52，第一光刻胶层pr1和第二光刻胶层pr2为掩膜对过渡层40进行刻蚀；然后以过渡层40为掩膜对叠层进行刻蚀，以在叠层中形成电容孔。由于过渡层40在非完整晶粒区a2未形成开口，也未在叠层中形成电容孔，从而晶圆周边不容易出现塌陷和剥落的问题。
79.步骤二、在电容孔中形成下电极60，下电极60覆盖电容孔的侧壁和底部。
80.本步骤中，在电容孔中形成一层金属层，可以通过平坦化或刻蚀工艺去除电容孔之上的金属层部分，保留在电容孔中的金属层部分形成了下电极60。平坦化工艺例如可以为化学机械研磨工艺(cmp)等。
81.本发明实施例中，在叠层上可以形成过渡层40，在第一掩膜层51上可以形成第二掩膜层52，在第一过渡层pr1上可以形成第二过渡层pr2，以完整晶粒区a1的第一掩膜层51和非完整晶粒区a2的第一光刻胶层pr1为掩膜对叠层进行刻蚀时，可以先执行本发明实施例中的步骤一，再执行本发明实施例中的步骤二，且形成电容孔以及在电容孔中形成下电极60。
82.图4为本发明实施例提供的另一种半导体结构的制作方法流程图，图5-图18为本发明实施例提供的一种半导体结构制作过程示意图。参考图4以及图5-图18，半导体结构的制作方法包括如下步骤：
83.s201、提供衬底10，衬底10包括完整晶粒区a1和非完整晶粒区a2。
84.s202、在衬底10上形成叠层，叠层包括牺牲层和支撑层。
85.s203、在叠层上形成具有第一图案的第一掩膜层51。
86.s204、在第一掩膜层51上形成第一光刻胶层pr1。
87.s205、对第一光刻胶层pr1曝光，显影后去除完整晶粒区a1的第一光刻胶层pr1。
88.s206、以完整晶粒区a1的第一掩膜层51和非完整晶粒区a2的第一光刻胶层pr1为掩膜对叠层进行刻蚀。
89.s207、在形成有电容孔的叠层上形成第三光刻胶层pr3。
90.在本步骤之前，可以先在叠层中形成电容孔。进一步地，在本步骤之前，还可以在电容孔中形成下电极60。
91.本步骤中，覆盖完整晶粒区a1和非完整晶粒区a2形成第三光刻胶层pr3。第三光刻胶层pr3可以为正性光刻胶层或者负性光刻胶层。第三光刻胶层pr3为负性光刻胶层时，对完整晶粒区a1不曝光，对非完整晶粒区a2曝光，非完整晶粒区a2的面积小于完整晶粒区a1的面积，从而第三光刻胶层pr3为负性光刻胶层时，可以减小需要曝光的面积。
92.s208、对第三光刻胶层pr3曝光，显影后去除完整晶粒区a1的第三光刻胶层pr3。
93.本步骤中，对第三光刻胶层pr3曝光，显影后去除完整晶粒区a1的第三光刻胶层pr3，并保留非完整晶粒区a2的第三光刻胶层pr3，第三光刻胶层pr3作为非完整晶粒区a2的保护层。采用部分曝光的方式对第三光刻胶层pr3曝光，显影后去除完整晶粒区a1的第三光刻胶层pr3。
94.s209、在显影后的非完整晶粒区a2的第三光刻胶层pr3和完整晶粒区a1上形成第四光刻胶层pr4。
95.其中，第四光刻胶层pr4在完整晶粒区a1的器件区b1具有阵列分布的开口图案，开
口图案与电容孔的侧壁相交。具体的，在垂直所述衬底10的方向上，所述开口图案与所述电容孔的投影相交。
96.s210、利用第三光刻胶层pr3和第四光刻胶层pr4，对电容孔的部分下电极60和支撑层进行刻蚀。
97.由于在步骤s209中形成的开口图案与电容孔的侧壁相交，因此本步骤中，开口图案暴露出的下电极60和支撑层可以被部分刻蚀掉，从而形成暴露出牺牲层的开口，以在后续工艺通过湿法刻蚀的方式去除至少一个牺牲层。
98.本发明实施例中，在形成第四光刻胶层pr4之前，先形成第三光刻胶层pr3，并且去除完整晶粒区a1的第三光刻胶层pr3，保留非完整晶粒区a2内的第三光刻胶层pr3。在对衬底10上下电极60和支撑层进行刻蚀时，在非完整晶粒区a2，第三光刻胶层pr3保护了非完整晶粒区a2的叠层不被刻蚀图案化。
99.示例性地，参考图18，在步骤s210之后，半导体结构的制作方法还可以包括：去除完整晶粒区a1的至少一层牺牲层。例如可以去除完整晶粒区a1的第三支撑层23。去除完整晶粒区a1的第二牺牲层32。
100.本发明实施例还提供一种半导体结构，该半导体结构由本发明提供的半导体结构的制作方法形成。本发明实施例中，半导体结构由本发明提供的半导体结构的制作方法形成，半导体结构的制作方法包括上述实施例中的半导体结构的制作方法，从而解决了半导体结构形成过程中，晶圆边缘容易出现塌陷和剥落的问题。
101.示例性地，半导体结构包括衬底10、交替层叠的牺牲层和支撑层以及下电极60。衬底10包括完整晶粒区a1和位于完整晶粒区a1周边的非完整晶粒区a2。交替层叠的牺牲层和支撑层位于衬底10上。非完整晶粒区a2中牺牲层的数量大于完整晶粒区a1中下电极60所在区域外的牺牲层的数量。
102.示例性地，非完整晶粒区a2中支撑层的数量大于完整晶粒区a1中下电极60所在区域外的支撑层的数量。
103.示例性地，交替层叠的牺牲层和支撑层包括沿远离衬底10方向的第一支撑层21、第一牺牲层31、第二支撑层22、第二牺牲层32和第三支撑层23。第一支撑层21、第一牺牲层31以及第二支撑层22位于完整晶粒区a1和非完整晶粒区a2中，第二牺牲层32和第三支撑层23位于完整晶粒区a1中设置下电极60所在区域内，第二牺牲层32和第三支撑层23不位于完整晶粒区a1中设置下电极60所在区域外的区域，第二牺牲层32和第三支撑层23还位于非完整晶粒区a2中。
104.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。