环栅结构源漏的外延制备方法以及环栅结构与流程

1.本发明涉及半导体技术领域，尤其涉及一种环栅结构源漏的外延制备方 法以及环栅结构。


背景技术：

2.sige源漏选择性外延技术能够为沟道提供有效的压应力，提升pmos 器件中空穴的迁移率，从而使得空穴的迁移率与电子迁移率相匹配，提升 整体性能。
3.在先进节点的gaafet(英文全称为gate all around fet)器件中， 由于采用纳米片作为沟道，sige源漏外延起始于多个孤立表面(例如图1 中的结构a中，灰度值最深的即为外延生长的源漏)，相邻栅极之间外延 的sige晶面交叠(例如图1中的结构b)，容易形成层错(例如图1中 的结构c)从而造成应力弛豫，应力驰豫将导致沟道中应力值减小，从而 无法提升空穴迁移率，降低器件的开启电流，影响器件的性能。


技术实现要素：

4.本发明提供一种环栅结构源漏的外延制备方法以及环栅结构，以解决源/ 漏区应力弛豫的问题。
5.根据本发明的第一方面，提供了一种环栅结构源漏的外延制备方法， 包括：
6.提供一衬底，在所述衬底上形成多个鳍片，沿沟道方向，相邻的两个鳍 片之间具有凹槽；
7.在所述衬底上淀积非晶硅层；
8.对所述非晶硅层进行退火，以使所述非晶硅层结晶形成单晶硅层；
9.以所述单晶硅层的表面为起始表面，外延生长锗硅材料，形成锗硅体层；
10.在所述锗硅体层形成环栅结构的源/漏区。
11.可选的，所述鳍片包括堆叠层与环绕于所述堆叠层上的伪栅极，所述堆 叠层包括交替层叠的牺牲层以及纳米层；
12.所述非晶硅层的高度匹配于所述堆叠层的高度。
13.可选的，在所述衬底上淀积非晶硅层，包括：
14.在所述衬底上淀积非晶硅材料；
15.在所述凹槽内淀积绝缘层，所述绝缘层的高度匹配于所述堆叠层的高度；
16.基于所述绝缘层，刻蚀掉所述非晶硅材料中高于所述堆叠层的部分非晶 硅材料；
17.刻蚀掉所述绝缘层，得到所述非晶硅层。
18.可选的，在所述凹槽内淀积绝缘层，包括：
19.采用可流动性化学气相淀积法，在所述凹槽内淀积所述绝缘层。
20.可选的，在所述凹槽内淀积绝缘层，包括：
21.在所述凹槽内淀积绝缘材料；
22.对所述绝缘材料进行抛光处理；
23.刻蚀掉所述绝缘材料中高于所述堆叠层的部分绝缘材料，得到所述绝缘 层。
24.可选的，所述非晶硅层的厚度为2
‑
3nm。
25.可选的，所述非晶硅材料采用低压化学气相淀积法或等离子增强化学气 相淀积法进行淀积。
26.根据本发明的第二方面，提供了一种环栅结构，包括：衬底、多个鳍片、 单晶硅层和源/漏区，
27.所述多个鳍片位于所述衬底之上，沿沟道方向，所述多个鳍片之间具有 凹槽，所述单晶硅层覆盖于所述凹槽的侧壁与底面，所述源/漏区设于所述凹 槽内，所述源/漏区位于单晶硅层之上。
28.可选的，所述鳍片包括堆叠层与环绕于所述堆叠层上的伪栅极，所述堆 叠层包括交替层叠的牺牲层以及纳米层；
29.所述单晶硅层的高度匹配于所述堆叠层的高度。
30.可选的，所述伪栅极与所述牺牲层的侧壁覆盖有隔离层。
31.可选的，所述单晶硅层的厚度为2
‑
3nm。
32.可选的，所述源/漏区是利用本发明第一方面及其可选方案所述的环栅结 构源漏的外延制备方法制备的。
33.本发明提供的环栅结构源漏的外延制备方法以及环栅结构，通过在凹槽 淀积非晶硅层，然后将非晶硅层经过退火处理结晶成单晶硅层，以单晶硅层 为起始表面生长锗硅体层的方法，相比于部分方案中，以多个孤立的表面为 起始表面而产生大量的层错，本发明能够制备出无位错高质量的硅锗体层， 为沟道提供足够的应力，提升环栅器件的空穴迁移率，进而提高环栅器件的 开启电流。
附图说明
34.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲， 在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
35.图1是现有技术中外延生长源漏的部分结构示意图；
36.图2是本发明一实施例中环栅结构源漏的外延制备方法的流程示意图 一；
37.图3是本发明一实施例中生长源漏区的不同阶段示意图一；
38.图4是本发明一实施例中生长源漏区的不同阶段示意图二；
39.图5是本发明一实施例中步骤s102的流程示意图；
40.图6是本发明一实施例中形成非晶硅层的不同阶段示意图；
41.图7是本发明一实施例中步骤s1022的流程示意图一；
42.图8是本发明一实施例中步骤s1022的流程示意图二；
43.图9是本发明一实施例中形成绝缘层的不同阶段示意图；
44.图10是本发明一实施例中环栅结构的结构示意图。
45.附图标记说明：
46.201
‑
衬底；
47.202
‑
鳍片；2021
‑
牺牲层；2022
‑
纳米层；2023
‑
伪栅极；2024
‑
隔离层；
48.203
‑
非晶硅层；
49.204
‑
单晶硅层；
50.205
‑
硅锗体层；
51.206
‑
非晶硅材料；
52.207
‑
绝缘层；
53.208
‑
绝缘材料；
54.209
‑
源/漏区。
具体实施方式
55.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而 不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
56.本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、
ꢀ“
第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于 描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以 互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那 些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形， 意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方 法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包 括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤 或单元。
57.下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具 体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例 不再赘述。
58.请参考图2，本发明一实施例提供了一种环栅结构源漏的外延制备方法， 包括：
59.s101：提供一衬底，在所述衬底上形成多个鳍片，沿沟道方向，相邻的 两个鳍片之间具有凹槽；
60.其中的衬底可以为si，也可以为soi(英文全称为silicon on insulator， 中文全称为绝缘衬底上的硅)，其中的鳍片可以包括交替堆叠的纳米层和牺 牲层，其中的纳米层为si，牺牲层为sige；
61.一种举例中，步骤s101具体可以包括：
62.提供一衬底，在衬底上形成外延层，外延层包括交替层叠的沟道层与牺 牲层；
63.刻蚀外延层，形成多个鳍部；
64.基于多个鳍部形成多个鳍片，可例如图3中结构a所示形貌，包括衬底 201以及位于衬底上的鳍片202；
65.再一种举例中，可以刻蚀外延层和衬底，形成多个鳍部；进而基于多个 鳍部以及刻蚀后的衬底，形成多个鳍片；
66.s102：在所述衬底上淀积非晶硅层；
67.其中的非晶硅层具体可例如图3中结构b中的非晶硅层203；进一步地， 位于鳍片202与衬底201的连接处(例如结构b中的虚线圈o和o'圈示)的 非晶硅层的表面可以呈直角
形，即图3中结构b所示，也可以为平滑的圆弧 形，进一步可以理解为，覆盖于鳍片侧面的非晶硅层与覆盖于衬底表面的非 晶硅层交界处，可以直接连接在一起，呈直角状，也可以采用光滑的曲面作 为过渡面连接在一起。
68.进一步举例中，所述非晶硅层的厚度为2
‑
3nm；
69.s103：对所述非晶硅层进行退火，以使所述非晶硅层结晶形成单晶硅层；
70.步骤s103中，得到单晶硅层的过程可以理解为，在退火过程中，鳍片中 的纳米层以及衬底由于与非晶硅层接触，可以作为种子层，发生单晶硅的漏 出，诱导步骤s102中淀积的非晶硅层再次结晶，转化为连续高质量的单晶硅 层，得到图3中结构c的单晶硅层204；例如，步骤s103中，可以在n2氛 围下进行激光退火，进行快速融化后再重结晶；
71.s104：以所述单晶硅层的表面为起始表面，外延生长锗硅材料，形成锗 硅体层；
72.一种举例中，步骤s104具体可以理解为，以u形单晶硅层的表面为外 延生长硅锗体层的起始表面，外延生长硅锗材料，形成硅锗体层，例如图3 中结构d中的硅锗体层205；
73.s105：在所述锗硅体层形成环栅结构的源/漏区；
74.一种举例中，步骤s105包括：
75.对硅锗体层205进行掺杂，得到需要的掺杂类型；
76.在掺杂后的硅锗体层表面淀积层间电介质，形成环栅器件的源/漏区。
77.以上步骤s101至s105的制备方法可例如图3中所示，步骤s101中，在 衬底上形成多个鳍片，得到涂中的结构a；步骤s102中淀积非晶硅层后，得 到图3中的结构b；步骤s103中对非晶硅层退火后，非晶硅层结晶形成单晶 硅层，得到图3中的结构c；步骤s104中，以单晶硅层为起始表面，外延生 长硅锗材料，形成硅锗体层，可等到图3中的结构d，进而基于结构d形成 环栅结构的源/漏区.
78.以上实施方式中，通过在凹槽内淀积非晶硅层，然后将非晶硅层经过 退火处理结晶成单晶硅层，以单晶硅层为起始表面生长锗硅体层的方法， 相比于部分方案中，以多个孤立的表面为起始表面而产生大量的层错，本发 明能够制备出无位错高质量的硅锗体层，为沟道提供足够的应力，提升环栅 器件的空穴迁移率，进而提高环栅器件的开启电流。
79.一种实施方式中，所述鳍片包括堆叠层与环绕于所述堆叠层上的伪栅极， 所述堆叠层包括交替层叠的牺牲层以及纳米层；
80.所述非晶硅层的高度匹配于所述堆叠层的高度；
81.其中非晶硅层的高度匹配于堆叠层的高度，可以理解为，当堆叠层中最 上面的一层为纳米层时，非晶硅层的高度与堆叠层的高度相等；当堆叠层中 最上面的一层为牺牲层时，非晶硅层的高度可以与堆叠层的高度相等，也可 以为与堆叠层中最上方的纳米层的高度相等；进而只要非晶硅层的高度可以 满足：在外延生长硅锗材料时，不会以孤立的纳米层的侧面为起始表面生长 硅锗材料，能够生长出无交叠层错的硅锗体层。
82.进而，步骤s101至步骤s104对应形成的结构可例如图4中所示，其中 包括牺牲层2021、纳米层2022、伪栅极2023，多层牺牲层2021和多层纳米 层2022交替堆叠形成堆叠层；
83.图4中的结构a至结构d与图3中的结构a至结构d一一对应，其制 作方法与图3中的结构a至结构d相同，其区别在于，对非晶硅层以及单晶 硅层的高度进行了进一步地限制，且对鳍片的具体结构进行了进一步的描述。
84.一种举例中，步骤s101包括：
85.提供一衬底，在衬底上形成外延层，外延层包括交替层叠的沟道层与牺牲层；
86.刻蚀外延层，形成多个鳍部；
87.在所述多个鳍部周部淀积伪栅极材料，得到图4中的伪栅极2023；
88.进一步举例中，基于图4中的结构a，可以将其中的牺牲层2021以及伪栅极2023向对应的鳍片的中轴线的方向刻蚀一部分，刻蚀出的空间可以用来淀积隔离层(可例如图10中的隔离层2024)，以将最终形成的栅极与源漏区隔离开；还可以其中的纳米层2022向偏离堆叠层的中轴线的方向外延生长一部分，然后在伪栅极2023以及牺牲层的侧壁淀积隔离层，可以根据需求选择适合的工艺，以使得最终制造的环栅器件达到更好的性能。
89.一种举例中，步骤s105之后还可包括：
90.对鳍片中的纳米层形成应力。
91.在沟道区引入应力，可增大鳍片中空穴的迁移率，提升环栅器件的开启电流。
92.一种举例中，多个鳍片均为pmos鳍片，进而可以在沟道区引入相同的压应力，增大pmos鳍片中纳米层上的空穴的迁移率，提升环栅器件的开启电流；
93.再一种举例中，多个鳍片包括pmos鳍片和nmos鳍片，进而可以分别在pmos鳍片的沟道以及nmos鳍片的沟道引入不同的应力，使得pmos鳍片的电流匹配nmos鳍片的电流；
94.又一种举例中，多个鳍片包括pmos鳍片和nmos鳍片，进而可以只在nmos鳍片的沟道区引入张应力，减小nmos鳍片中纳米层上的空穴的迁移率，使得pmos鳍片的电流与nmos鳍片的电流匹配。
95.请参考图5和图6，一种实施方式中，步骤s102，包括：
96.s1021：在所述衬底上淀积非晶硅材料；
97.步骤s1021具体可以包括：在衬底上各向同性淀积非晶硅材料206，得到图6中的结构b1；
98.进一步举例中，各向同性淀积可以例如低压化学气相淀积(chemicalvapordeposition，简称cvd)、等离子体增强化学气相淀积(plasmaenhancedchemicalvapordeposition，简称pecvd)等，可以根据具体的生产工艺以及实际需求选择适合的淀积方法；
99.s1022：在所述凹槽内淀积绝缘层；
100.所述绝缘层207的高度匹配于所述堆叠层的高度；绝缘层可以例如sio2，得到图6中的结构b2；
101.s1023：基于所述绝缘层，刻蚀掉所述非晶硅材料中高于所述堆叠层的部分非晶硅材料；
102.其中对于非晶硅材料206的刻蚀，具体为，刻蚀非晶硅材料2
‑
3nm，此处的2
‑
3nm为刻蚀的厚度，通过绝缘层207的隔离保护，将匹配于堆叠层高度的部分非晶硅材料保护起来，避免被刻蚀掉，进而刻蚀掉高于堆叠层的部分非晶硅材料，得到图6中的结构b3；
103.s1024：刻蚀掉所述绝缘层，得到所述非晶硅层；
104.步骤s1024可以理解为，将图6中结构b3中的绝缘层207刻蚀干净，得到图6中的结构b4。
105.请参考图7，一种实施方式中，步骤s1022，包括：
106.s10221：采用可流动性化学气相淀积法，在所述凹槽内淀积所述绝缘层。
107.其中可流动性化学气相淀积法(flowablecvd，简称fcvd)可以直接在凹槽内淀积得到高度匹配于堆叠层高度的绝缘层；
108.请参考图8和图9，一种实施方式中，步骤s1022，包括：
109.s10222：在所述凹槽内淀积绝缘材料；
110.步骤s10222中的淀积，可以为各向同性淀积，得到图8中结构b21的绝缘材料208，例如低压化学气相淀积(chemicalvapordeposition，简称cvd)、等离子体增强化学气相淀积(plasmaenhancedchemicalvapordeposition，简称pecvd)等，可以根据具体的生产工艺以及实际需求选择适合的淀积方法；
111.也可以为各向异性垂直淀积高度匹配于堆叠层的绝缘材料；
112.s10223：对所述绝缘材料进行抛光处理；
113.其中的抛光可以为化学机械抛光(chemicalmechanicalpolishing，简称cmp)，进而得到图9中结构b22中抛光后的绝缘材料208；
114.s10224：刻蚀掉所述绝缘材料中高于所述堆叠层的部分绝缘材料，得到所述绝缘层；
115.即图9中，将结构b22的绝缘材料208中的部分绝缘材料刻蚀掉，得到结构b23中的绝缘层207。
116.以上实施方式中的步骤s10222至s10224与前文中的步骤s10221为两种不同的淀积绝缘层的方法，步骤s10221可以直接淀积得到所需形貌的绝缘层，而步骤s10222至s10224需要在淀积后经过抛光和刻蚀，才可以得到绝缘层，可以根据工艺以及实际需求选择合适的方法淀积绝缘层。
117.请参考图10，本发明一实施例还提供了一种环栅结构，包括：衬底201、多个鳍片202、单晶硅层204和源/漏区209，
118.所述多个鳍片202位于所述衬底201之上，沿沟道方向，所述多个鳍片202之间具有凹槽，所述单晶硅层204覆盖于所述凹槽的侧壁与底面，所述源/漏区209设于所述凹槽内，所述源/漏区209位于单晶硅层204之上。
119.一种实施方式中，所述鳍片202包括堆叠层与环绕于所述堆叠层上的伪栅极2023，所述堆叠层包括交替层叠的牺牲层2021以及纳米层2022；
120.所述单晶硅层2024的高度匹配于所述堆叠层的高度。
121.一种实施方式中，所述伪栅极2023与所述牺牲层2021的侧壁覆盖有隔离层2024。
122.一种实施方式中，所述单晶硅层2024的厚度为2
‑
3nm。
123.一种实施方式中，所述源/漏区209是利用前文所述的环栅结构源漏的外延制备方法制备的。
124.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。