异质结双极型晶体管的制作方法

1.本公开涉及半导体结构，更具体地涉及异质结双极型晶体管及其制造方法。


背景技术：

2.异质结双极型晶体管(hbt)是一种双极结型晶体管(bjt)，其针对发射极区和基极区或者集电极区和基极区使用不同的半导体材料，从而形成异质结。si/sige hbt用于功率放大器应用，需要低集电极
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基极电容(ccb)、低基极电阻(rb)、高截止频率ft/fmax和高击穿电压(bvceo、bvcbo、bvebo)。
3.在高性能si/sige hbt技术中，一些集成方案导致高rc(集电极电阻)，这是hbt性能的主要组成部分。例如，高rc是双极技术中的一个关注点，因为它限制了用于提高的ft/fmax的器件缩放。为了解决这样的问题，集成方案依赖于重掺杂，例如，掺杂到其溶解度极限，但是这会导致较高的ccb(集电极
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基极电容)。


技术实现要素：

4.在本公开的一方面，一种结构包括：第一半导体层，其包括器件区域；第二半导体层，其位于所述第一半导体层下方；导电材料层，其位于所述第一半导体层和所述第二半导体层之间；至少一个接触，其延伸到所述导电材料层并与所述导电材料层接触；以及器件，其位于所述导电材料层上方的所述器件区域中。
5.在本公开的一方面，一种结构包括：第一半导体层；第二半导体层，其位于所述第一半导体层下方；深沟槽隔离结构，其延伸穿过所述第一半导体层和所述第二半导体层并限定器件区域；晶体管，其位于所述器件区域内；导电材料层，其位于所述第一半导体层和所述第二半导体层之间并在所述晶体管下方延伸；以及至少一个接触，其延伸穿过所述第一半导体层并接触所述导电材料层。
6.在本公开的一方面，一种方法包括：形成第一半导体层；在所述第一半导体层上形成导电材料层；在所述导电材料层上形成第二半导体层；在所述第二半导体层中形成开口，所述开口延伸到所述导电材料层；用导电材料填充所述开口；以及在所述导电材料层上方的所述第二半导体层上形成器件。
附图说明
7.在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
8.图1示出了根据本公开的方面的除其他特征之外的具有开口的衬底及相应的制造工艺的俯视图。
9.图2示出了沿着线2
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2截取的图1的结构的截面图。
10.图3示出了根据本公开的方面的除其他特征之外的布置在半导体层之间的空气隙及相应的制造工艺。
11.图4示出了根据本公开的方面的除其他特征之外的位于空气隙和开口内的导电材料及相应的制造工艺。
12.图5示出了根据本公开的方面的除其他特征之外的具有到发射极、非本征基极和子集电极区的接触的异质结双极型晶体管及相应的制造工艺。
具体实施方式
13.本公开涉及半导体结构，更具体地涉及异质结双极型晶体管及制造方法。更具体地，本公开涉及在衬底的子集电极和集电极区中具有掩埋导电(例如，金属)特征的异质结双极型晶体管。有利地，该异质结双极型晶体管的掩埋导电(例如，金属)特征导致降低的集电极电阻并且增加了子集电极区内的ft/fmax。
14.本公开的异质结双极型晶体管可以使用多种不同的工具，以多种方式来制造。然而，一般地，方法和工具被用来形成具有微米和纳米级尺寸的结构。已经根据集成电路(ic)技术采用了用于制造本公开的异质结双极型晶体管的方法(即，技术)。例如，这些结构建立在晶片上，并在借助晶片顶部上的光刻工艺而图案化的材料膜中实现。具体地，异质结双极型晶体管的制造使用三个基本构造块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部上施加图案化掩模；以及(iii)对掩模有选择性地蚀刻膜。
15.图1示出了根据本公开的方面的除其他特征之外的具有开口的衬底及相应的制造工艺的俯视图。图2示出了沿着线2
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2截取的图1的结构的截面图。更具体地并且参考图1和图2，结构10包括半导体层12、14。在实施例中，半导体层12、14可以由单晶硅构成；但是本文也预期其他材料。例如，半导体层14可以是电阻率大于或等于1kohm
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cm的高电阻率体硅晶片。其他材料可以包括但不限于sic、gaas、inas、inp和其他iii/v或ii/vi族化合物半导体。
16.在半导体层12、14之间设置半导体层16。在实施例中，使用半导体层14作为生长籽晶，在半导体层14上方外延生长半导体层16，并且使用半导体层16作为生长籽晶，在半导体层16上方外延生长半导体层12。半导体层16可以由sige或对半导体层12、14(例如，硅)具有蚀刻选择性的其他材料构成。如在本文中使用的，术语“选择性”针对材料去除工艺(例如，蚀刻)使用，通过适当的蚀刻剂选择，目标材料的材料去除速率(即，蚀刻速率)大于被执行材料去除工艺的至少另一材料的去除速率。
17.在实施例中，半导体层16可以由sige构成，sige包括使得蚀刻速率能够高于硅的一定百分比的ge。在另外的实施例中，半导体层16可以具有小于或等于50纳米的厚度t1；而半导体层12可以具有小于或等于500纳米的厚度，使得半导体层16的顶表面与半导体层16的顶表面11间隔开小于或等于500纳米的距离；但是本文也预期其他尺寸。
18.仍参考图1和图2，在衬底内设置深沟槽隔离结构18，该深沟槽隔离结构18在半导体层12、14、16内延伸。更具体地，深沟槽隔离结构18从半导体层12的顶表面11延伸穿过半导体层12、半导体层16并透到半导体层14中的较浅深度。深沟槽隔离结构18围绕半导体层12的一部分，以限定可以在前段制程(feol)器件(例如，异质结双极型晶体管(hbt))中使用的器件区域19。
19.深沟槽隔离结构18可以通过本领域技术人员公知的常规光刻、蚀刻和沉积方法来形成。例如，使形成在半导体层12上方的抗蚀剂暴露于能量(光)下以形成图案(开口)。将使用具有选择性化学作用的蚀刻工艺(例如，反应离子蚀刻(rie))，通过抗蚀剂的开口在半导
体层12、14、16中形成一个或多个沟槽。在通过氧灰化工艺或其他已知的剥离剂去除抗蚀剂之后，绝缘体材料(例如，sio2)可以通过任何常规沉积工艺(例如化学气相沉积(cvd)、原子层沉积(ald)，热氧化等工艺)沉积在沟槽内。可以通过常规化学机械抛光(cmp)工艺去除半导体层12的表面上的任何残留材料。
20.图1和图2还示出了形成在器件区域19内的开口22。开口22延伸到半导体层16。在替代实施例中，开口22可以部分地穿透半导体层16。在另外的替代实施例中，开口22可以完全穿透半导体层16并进入下面的半导体层14。在这些情况中的任一种中，都将暴露半导体层16以便以后去除。
21.在实施例中，为了形成开口22，在半导体层12的顶表面11和深沟槽隔离结构18上方形成以虚线示出的蚀刻掩模20，并且将蚀刻掩模20布置为覆盖器件区域19。蚀刻掩模20可以包括光致抗蚀剂，该光致抗蚀剂通过旋涂工艺被施加为涂层，被预烘烤，暴露于通过光掩模投射的光下，在曝光之后被烘烤，并且用化学显影剂进行显影以形成开口。使用定向蚀刻工艺(例如rie)来在蚀刻掩模20中的开口位置处形成开口22。开口22完全穿透半导体层12，从而暴露出半导体层16的材料。
22.开口22可以以规则的阵列或另一图案跨器件区域19的顶表面11布置，或者开口22的布置可以放置在随机的位置。开口22的数量和尺寸也可以根据设计参数和/或蚀刻剂化学能力而变化，以在随后的处理步骤中去除半导体层16。在实施例中，并且如本领域技术人员应当理解的，蚀刻工艺将对半导体层16的材料有选择性地去除半导体层12的材料，使得半导体层16可以用作蚀刻停止层。
23.图3示出了空气隙24，该空气隙24在半导体层12的器件区域19和半导体层14之间垂直地布置，并且在深沟槽隔离结构18的区域内延伸(例如，其限定了形成在器件区域19中的异质结双极的集电极区和子集电极区)。为了形成空气隙24，通过开口22使用各向异性蚀刻工艺对半导体层12、14和深沟槽隔离结构18的材料有选择性地从器件区域19下方去除半导体层16。
24.本领域技术人员应理解，各向异性蚀刻工艺包括横向蚀刻分量，该横向蚀刻分量从每个开口22的地点开始蚀刻牺牲层(例如，半导体层16)并向外扩展，直到各个蚀刻体积合并在一起而形成空气隙24。在实施例中，空气隙24的高度可以等于半导体层16的厚度。在实施例中，蚀刻剂可以是具有例如热氨(nh3)和/或盐酸(hcl)蒸气的蚀刻剂化学的干法蚀刻。
25.在另外的实施例中，器件区域19围绕其周边(例如整个周边)附接到深沟槽隔离结构18。围绕器件区域19的深沟槽隔离结构18可以在器件区域19的侧壁处对器件区域19施加向内的压应力。向内的压应力在物理上和结构上支撑器件区域19，并防止其在形成空气隙24之后塌陷。深沟槽隔离结构18外部的半导体层16未被去除，并且还在所有侧面围绕空气隙24。
26.参考图4中，去除了掩模20，并用导电材料26填充开口22和空气隙24。可以通过本领域普通技术人员公知的任何常规蚀刻技术或剥离工艺来去除掩模20，因此无需进一步解释便可完全理解本公开。
27.在实施例中，用导电材料26(例如，通过开口22沉积并在空气隙24中横向形成的金属材料)填充开口22和空气隙24。导电材料26可以是导体、金属、金属合金(例如，al、co、ni、
w、tin、ta、pt等)的系列中的任一种。在实施例中，导电材料应具有约10μω
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cm的电阻率；但本文可以预期其他电阻率。可以通过用于沉积目的的任何已知的常规沉积方法，包括例如cvd或原子层沉积(ald)，来沉积导电材料26。如图5所示，可以在形成异质结双极型晶体管28之前或之后执行形成空气隙24以及用导电材料26填充空气隙24。
28.图5示出了根据本公开的方面的除其他特征之外的具有到发射极、非本征基极和子集电极区的接触的异质结双极型晶体管及相应的制造工艺。更具体地，异质结双极型晶体管28设置在深沟槽隔离结构18之间且在器件区域19内。在该非限制性示例中，异质结双极型晶体管28在由浅沟槽隔离区36界定的半导体层12中包括发射极30、非本征基极32和集电极区34。子集电极区38设置在集电极区34下方，与导电材料26电接触。
29.作为非限制性示例，并且如本领域普通技术人员应当理解的，非本征基极32可以是包括例如si或sige的抬升的(raised)非本征基极32。并且，如本领域普通技术人员应当理解的，在一个示例性实施例中，抬升的非本征基极32可以作为单晶半导体材料生长在半导体层12的单晶材料上方(其中多晶材料生长在浅沟槽隔离区36上方)。发射极30也可以是具有侧壁结构(例如，基于氮化物的侧壁)的单晶外延材料。集电极区34可以包括与子集电极区38电接触的半导体材料，例如未掺杂的si材料。应当理解，提供图5中的异质结双极型晶体管28是作为此类器件的说明性非限制性示例，这里还可以预期异质结双极型晶体管28的其他配置。
30.图5还示出了到发射极30和抬升的非本征基极32的接触40，以及到子集电极区38的集电极接触40a。在实施例中，集电极接触40a借助于子集电极区38内的导电材料26而与集电极区34电接触。集电极接触40a位于异质结双极型晶体管28和深沟槽隔离结构18之间，更具体地，位于浅沟槽隔离结构36和深沟槽隔离结构18之间。此外，使用子集电极区38内的导电材料的电连接将有效地降低到集电极区34的电阻并提高ft/fmax。
31.在形成接触之前，形成与发射极30和非本征基极32接触的硅化物接触。如本领域技术人员应当理解的，硅化物工艺开始于在完全形成和图案化的半导体材料上方沉积薄过渡金属层，例如镍、钴或钛。在沉积材料之后，加热该结构，以使过渡金属与暴露的硅(或者本文所述的其他半导体材料)发生反应，形成低电阻的过渡金属硅化物接触。在反应之后，通过化学蚀刻去除任何剩余的过渡金属，从而留下硅化物接触。
32.在该结构上方沉积电介质材料42，然后执行光刻、蚀刻和沉积工艺(例如，金属化工艺)以形成接触40。例如，通过cvd工艺沉积电介质材料42，然后执行光刻和蚀刻(例如rie)工艺，以在电介质材料42内形成沟槽。在沟槽内沉积金属材料(例如，铝或钨)以形成接触40，例如集电极接触、发射极区接触和非本征基极接触。可以通过常规化学机械平面化工艺从电介质材料38的表面去除任何残留的金属材料。
33.可以在片上系统(soc)技术中利用异质结双极型晶体管。本领域技术人员应当理解，soc是将电子系统的所有组件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于组件集成在单个衬底上，因此与具有等效功能的多芯片设计相比，soc消耗的功率少得多，占用的面积也小得多。因此，soc正成为移动计算(例如智能手机)和边缘计算市场中的主导力量。soc也常用于嵌入式系统和物联网。
34.上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一
种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
35.本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。