具有EMI屏蔽的微电子装置封装、制造方法和相关电子系统与流程

具有emi屏蔽的微电子装置封装、制造方法和相关电子系统
1.优先权要求
2.本技术案要求2020年6月3日提交的“具有emi屏蔽的微电子装置封装、制造方法和相关电子系统(microelectronic device packages with emi shielding,methods of fabricating and related electronic systems)”的第16/892,084号美国专利申请案的提交日的权益。
技术领域
3.本文中所公开的实施例涉及微电子装置封装、制造方法和相关电子系统。更确切地说，本文中所公开的实施例涉及并入有内部电磁干扰(emi)屏蔽的微电子装置封装、用于制造此类封装的方法和并入有此类封装的电子系统。


背景技术：

4.在微电子装置(例如，半导体装置)操作的情况下的电磁干扰(emi)(当在射频频谱中时也称为射频干扰(rfi))可表征为通过电磁感应、静电耦合或由外部源产生的导电的电路的操作中的干扰。随着微电子装置变得越来越小，电路密度越来越高，工作速度越来越快，功率和数据信号强度越来越低，电磁干扰变得越来越重要。


技术实现要素：

5.本公开的实施例包含一种微电子装置封装，其包括：衬底，其包含具有暴露于其表面上的端子部分的导电迹线；微电子装置，其具有有源表面，所述有源表面面向衬底的表面且通过在微电子装置与端子部分之间直接延伸的导电元件连接到在微电子装置之下的导电迹线的端子部分；以及电介质材料，其在微电子装置与衬底之间。emi屏蔽件在微电子装置的背侧和侧面以及电介质材料的外围之上延伸以接触衬底的表面。至少一个其它微电子装置在emi屏蔽件之上且具有有源表面，所述有源表面在其上具有接合垫并背对emi屏蔽件，并且接合线在接合垫与在微电子装置的外围之外的导电迹线的端子部分之间延伸。
6.本公开的实施例包含一种半导体装置封装，其包括：衬底，其包含在其表面上的导电迹线的端子部分；主半导体装置，其以直接芯片附接(dca)配置通过导电元件连接到在主半导体装置之下的导电迹线的端子部分；以及电介质材料，其将主半导体装置与衬底之间的空间填充到至少邻近主半导体装置的侧面的外围。保形金属emi屏蔽件位于主半导体装置的背侧和侧面以及电介质材料的外围表面之上，到衬底的表面且横向地在衬底的表面之上，各自具有在其上的接合垫的两个或更多个从半导体装置堆叠在emi屏蔽件之上，并且接合线在从半导体装置中的每一个的接合垫与暴露超出主半导体装置的端子部分和另一从半导体裸片的接合垫中的至少一个之间延伸。
7.本公开的实施例包含一种制造半导体装置封装的方法，其包括：以直接芯片附接配置将半导体裸片可操作地耦合到衬底的端子；用电介质材料将半导体裸片与衬底之间的空间至少填充到半导体裸片的外围；在半导体裸片的背侧和侧面之上以及在电介质材料的
外围表面之上将emi屏蔽件形成或施加到衬底；在半导体裸片的背侧之上的emi屏蔽件之上放置两个或更多个其它半导体裸片，其中接合垫面向上；以及在其它半导体裸片的接合垫与至少一个不同的其它半导体裸片的接合垫、衬底的端子或这两者之间延伸接合线。
8.本公开的实施例包含一种电子系统，其包括一或多个输入装置、一或多个输出装置、至少一个微处理器装置以及至少一个存储器装置。至少一个微处理器装置或至少一个存储器装置中的至少一个被配置为多个微电子装置的封装，所述封装包含在所述封装的至少一个微电子装置之上的所述封装内部的emi屏蔽件，所述封装的至少一个其它微电子装置在emi屏蔽件外部。
附图说明
9.图1a到1e为根据本公开的实施例的制造包含内部emi屏蔽件的微电子装置封装的方法的示意性侧视图，图1e说明完成的封装；
10.图2为根据本公开的实施例的包含一或多个微电子装置封装的电子系统的框图，所述微电子装置封装包含内部emi屏蔽件；以及
11.图3为根据本公开的实施例的制造微电子装置封装的方法的流程图。
具体实施方式
12.本公开的实施例涉及具有包含多个微电子装置的封装的至少一个微电子装置的内部emi屏蔽的微电子装置封装，并且涉及并入有一或多个此类微电子装置封装的电子系统。还描述制造此类微电子装置封装的方法，且确切地说，包含线接合电连接的封装的方法。
13.以下描述提供具体细节，例如大小、形状、材料成分、位置和定向，以便提供对本公开的实施例的透彻描述。然而，所属领域的技术人员应理解且了解，可在未必采用这些具体细节的情况下实践本公开的实施例，因为本公开的实施例可结合根据本公开适当修改的工业中采用的常规工艺动作和设备来实践。另外，下文提供的描述可能不形成用于制造并入有内部emi屏蔽的微电子装置封装的完整过程流程。下文仅详细描述理解本公开的实施例所必需的那些过程动作和结构。
14.本文中所呈现的图式仅出于说明性目的，并且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。作为例如制造技术和/或公差的结果，将预期与图式中所描绘的形状不同的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区域，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为箱形的区域可具有粗糙和/或非线性特征，并且说明或描述为圆形的区域可包含一些粗糙和/或线性特征。此外，所说明的表面之间的锐角可为圆角，且反之亦然。因此，图中所说明的区域在性质上是示意性的，并且其形状并不意图说明区域的精确形状且不限制本发明权利要求的范围。图式并不一定按比例绘制。
15.可在描绘为流程图、流图、结构图或框图的过程方面描述实施例。虽然流程图可将操作动作描述为顺序过程，但这些动作中的许多可以另一顺序、并行地或基本上同时执行。另外，可重新布置动作的次序。过程可对应于方法、线程、函数、程序、子例程、子程序、其它结构或其组合。此外，本文中所公开的方法可以硬件、软件或这两者实施。如果以软件实施，
则可将功能作为一或多个指令或代码在计算机可读媒体上存储或传输。计算机可读媒体包含计算机存储媒体和通信媒体两者，所述通信媒体包含有助于将计算机程序从一处传送到另一处的任何媒体。
16.在本说明书中且为方便起见，相同或类似的附图标记可用于标识各种附图之间共同的特征和元件。
17.如上文所提及，emi，包含但不限于rfi，已成为微电子装置性能退化方面的一个重要问题。然而，重要性随着给定微电子装置的结构和功能而变化，因为包含充当用于或控制主/从架构封装中的其它微电子装置的通信集线器的微电子装置的封装的emi问题可能损害封装整体的性能。举例来说，包含以存储器裸片的堆叠封装的存储器控制器的封装的性能可能会因影响控制器的emi而受损。类似地，其中一个裸片被配置为主装置且另一个裸片被配置为从装置的存储器裸片的堆叠(如在非均质存储器系统(hms)中的情况)可呈现因emi受损的性能。类似地，如果主裸片被屏蔽，则在主/从架构中采用的dram堆叠可呈现相当大的emi耐性。另外，微处理器、图形处理单元(gpu)、专用集成电路(asic)或一些现场可编程门阵列(fpga)可合乎希望地被emi屏蔽，而封装的额外微电子装置(例如，静态随机存取存储器(sram)、磁阻随机存取存储器(mram)或错误校正存储器)可能不显著地易受emi影响。
18.在封装中的微电子装置(例如，半导体裸片)通过例如铝、银、金和近年来的铜的接合线互连且连接到封装衬底时，出现与堆叠微电子装置有关的另一问题。可通过以下操作实现将封装的组合件中的半导体裸片的线接合：在接合从线接合工具的毛细端部延伸到裸片的接合垫的线端部之前，在接合载台的加热块上预加热封装衬底和任何先前连接的半导体裸片；将线延伸到另一裸片或衬底的另一接合垫；以及将线接合到另一接合垫。虽然加热块可例如将约150℃到约160℃的数量级的热施加到位于接合载台的上部表面上的衬底，但由于热梯度在很大程度上归因于衬底、衬底上的其它先前线接合的裸片和衬底与邻近裸片之间以及堆叠的裸片之间的电介质接合线材料的绝缘特性，因此在到达目标接合垫之前，实际到达安装在衬底上的每一较高层级的半导体裸片的热可大体上减小。在一些情况下，每衬底和堆叠中的每一裸片层级的热梯度可超过10℃。因此，由于线接合位点处温度不足而导致的有缺陷的线接合的可能性随着接合载台上方的每一组件层级而增加。此外，例如，在裸片堆叠的底部处的控制器或其它主裸片与在堆叠的顶部处的一或多个裸片之间的接合线可能过长，并且由于在转移模制操作中在包封材料的流动前沿接触接合线时发生所谓的线接合偏移，经受与其它接合线短路或经受断裂。
19.转让给本公开的受让人的美国专利9,761,562提供包含控制器裸片和多个存储器裸片的主/从架构的半导体装置封装的各种实例，所述实例可为相同的(例如，全部nand快闪)或不同的(例如，nand快闪和dram)类型。如'562专利中所说明和描述，多个存储器裸片以相互部分偏移的“叠瓦堆叠”布置堆叠，以沿着堆叠中每一裸片的共同横向边缘暴露接合垫以用于进行线接合。当然，主半导体裸片可被配置为存储器裸片(例如，dram裸片)以用作用于从裸片的通信集线器裸片，还被配置为存储器(例如，dram)裸片。在任一此类情况下，主裸片可表征为高功率密度裸片，其在操作期间产生比从裸片高得多的热量。尽管在'652专利中未说明，但已知提供在封装的所有半导体裸片周围的emi屏蔽件，如发表的美国专利申请案us 2014/0321189 a1中所展示和描述。
20.如从以上实例可了解，多个微电子组件和材料层级存在从呈封装衬底之下的接合载台的加热块形式的热源到将进行线接合的接合垫的位置的热传递问题，从而增加更高的组件层级处有缺陷的线接合的可能性。另外，在操作期间从裸片堆叠的底部处的主裸片的热传递大体上由其支撑衬底、由从裸片、由接合线中的电介质材料和由例如环氧模制化合物(emc)的包封物减弱。
21.现在参考图式中的图1a到1e，说明根据本公开的实施例的制造微电子装置封装和所得封装100(图1e)的方法。
22.如图1a中所描绘，承载导电迹线112的衬底102连接到呈例如具有导电元件114的主裸片104形式的微电子装置，所述导电元件在有源表面106之上从接合垫110延伸重新分布层(rdl)或一体式(即，形成为有源表面上的微电子装置的一部分的金属化物)重新分布层(irdl)116到导电(例如，铜)迹线112的端子部分。导电元件114可为覆有焊料尖端的铜柱，并且通过焊料在覆层中的大规模回焊或通过热压接合而接合到导电迹线112的端子部分(例如，由镍阻挡层覆盖的铜)。导电元件114还可被配置为铜柱，并且通过热压接合而扩散接合到导电迹线112的端子部分。虽然为方便起见在图1a
‑
1e中描绘呈焊料凸块形式的外部导电元件132，但通常在如图1e中所展示的施加emc 130之前，所述外部导电元件将不会形成在衬底102上或施加到所述衬底。
23.如图1b中所展示，电介质材料118用于底部填充主裸片104与衬底102之间接合线。电介质材料118可为在将导电元件114接合到导电迹线112的端子部分之后引入的毛细底部填充材料，或可为安置在主裸片104的有源表面106之上或在主裸片104叠加在衬底102之上之前安置在衬底102的上部表面之上的非导电膜(ncf)。
24.如图1c中所展示，emi屏蔽件140(其可为金属材料(例如，铜))形成在主裸片104的背侧128和侧面之上，在电介质材料118的侧面之上延伸且延伸到衬底102的上部表面上作为外围凸缘。主裸片104的背侧128和侧面可涂布有钝化材料(未展示)，例如聚酰亚胺、氮化硅或teos，以防止emi屏蔽件140与主裸片104之间发生短路。金属材料可通过在合适掩模施加到emi屏蔽件140的区域周围的衬底102的表面之后进行例如物理气相沉积(即，溅镀)、电镀或无电极电镀而以一或多个层级(例如，种子材料之后是相同或不同金属的另一较厚材料)沉积在主裸片104、电介质材料118的侧面以及衬底102的上部表面之上，以防止用金属材料对衬底102的选定部分和衬底102的上部表面上的导电迹线112进行不必要的涂布，并且防止导致导电迹线112之间的短路。emi屏蔽件140的金属材料可具有例如约1μm到约5μm的厚度。emi屏蔽件可但无需保形到主裸片104和电介质材料118的侧面。在一些实施例中，emi屏蔽件140可覆盖主裸片104的所有侧面，在一些实施例中，emi屏蔽件140可覆盖电介质材料118的所有侧面，并且在一些实施例中，emi屏蔽件140可在电介质材料118的每一侧面之上延伸且延伸到衬底102的上部表面上。
25.如图1d中所展示，呈例如从裸片108a、108b和108c形式的其它微电子装置(其在其相应有源表面120之上各自具有rdl或irdl)以叠瓦堆叠配置堆叠，其中每一从裸片108a、108b和108c具有重新布设到共同横向边缘的线接合垫110w。可使用电介质粘附材料122将从裸片108a粘附到主裸片104的背侧。从裸片108b和108c可各自分别在下一下部从裸片108a和108b的rdl或irdl 116之上与接合线中的电介质材料119接合。可接着在接合载台的加热块上预加热组合件。接合线124接着延伸以在从裸片108a、108b和108c的接合垫110w之
间且在从裸片108a
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108c中的一或多个与衬底102的端子垫126之间形成线接合，端子垫126可操作地耦合以用于通过衬底的导电迹线112与主裸片104通过导电元件114进行数据信号通信且与衬底102的电力和接地\偏压迹线112进行数据信号通信。
26.如图1e中所展示，可通过例如在裸片104、108a
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108c和接合线124周围的emc 130中进行转移模制来包封组合件。衬底102的底侧上的外部导电元件132(例如焊料凸块)通过衬底102的导电迹线112连接，以用于通过导电元件114将电力和接地\偏压提供到主裸片104且通过接合线124提供到从裸片108a
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108c，并且连接到主裸片104以用于通过导电元件114进行数据信号通信。
27.如所属领域的技术人员可了解，可在制造的较早阶段实现在易受emi影响的具体微电子装置之上施加或形成emi屏蔽件，并且在连接到衬底和用电介质材料填充的接合线之后，不屏蔽整个微电子装置封装。可在此早期阶段测试emi屏蔽件完整性，以及确认emi屏蔽件与组合件的导体之间不存在短路。此外，dca连接在主裸片与衬底之间的使用，其中主裸片与各种从裸片之间的通信通过衬底的导电迹线且接着通过接合线路由，消除了多个接合线，并且还缩短了接合线路径，从而减少了由于线接合偏移而导致的短路的可能性。
28.除上文所提及的优点之外，在主裸片104之上且在封装衬底102的上部表面之上外围地延伸的金属emi屏蔽件的存在还在两个方面中有利地增强热传递。在一个例子中，emi屏蔽件140增强从线接合工具接合载台的加热块到从裸片108a
‑
108c的向上热传递，且明确地说，到接合线124将附接到的从裸片108a
‑
108c的接合垫110w的向上热传递，从而减少有缺陷的接合线到接合垫附接的可能性。另外，在微电子装置封装100的操作期间，金属emi屏蔽件140增强从主裸片104向外的热传递。
29.此外，虽然在于多个装置封装中内部屏蔽单个微电子装置方面描述，但可内部屏蔽多于一个微电子装置，其中封装的其它微电子装置保持非屏蔽。另外，给定封装中的微电子装置可能不一定被配置成用于主/从关系和以主/从关系连接，但封装的一个微电子装置可能需要emi屏蔽以避免性能受损。因此，术语“主裸片”和“主微电子装置”意指且包含由在封装内部的emi屏蔽件合乎希望地emi屏蔽的半导体裸片或其它微电子装置，所述封装包含封装的在内部emi屏蔽件之外的一或多个其它半导体裸片或其它微电子装置。
30.并入有内部emi屏蔽且根据本公开的实施例制造的微电子装置封装可用于电子系统中。举例来说，图2是根据本公开的实施例的电子系统203的框图。电子系统203可包含例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数字相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、支持wi
‑
fi或蜂窝的平板计算机(例如，或平板计算机)、电子书、导航装置、车载信息娱乐系统、车辆引擎控制系统、自动驾驶车辆控制系统等。电子系统203包含至少一个存储器装置205。至少一个存储器装置205可包含例如具有特定针对主裸片的内部emi屏蔽件的封装的存储器裸片。
31.电子系统203可进一步包含至少一个电子信号处理器装置207(常常被称为“微处理器”)。电子信号处理器装置207可包含根据本公开的实施例的内部emi屏蔽件，其中封装的相关联存储器(例如，sram)在emi屏蔽件外部。电子系统203可进一步包含用于由用户将信息输入到电子系统203的一或多个输入装置209，例如鼠标或其它指向装置、键盘、触摸垫、按钮或控制面板。电子系统203可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置211，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一
些实施例中，输入装置209和输出装置211可包含单个触摸屏装置，其可用于将信息输入到电子系统203和向用户输出视觉信息。输入装置209和输出装置211可与存储器装置205和电子信号处理器装置207中的一或多个电通信。
32.如图3的流程图中所描绘，在其最广泛意义上，本公开的实施例可通过方法300实施，所述方法包含以dca配置将第一微电子装置连接到衬底的初始动作302，所述dca配置包含在第一微电子装置的接合垫与在第一微电子装置之下的衬底的导电迹线的暴露的端子部分之间延伸的导电元件。在动作304中，用电介质材料将第一微电子装置与衬底的对向表面之间的空间至少填充到第一微电子装置的横向外围，这可在dca连接之后或与dca连接同时执行。在动作306中，金属材料的emi屏蔽件可形成或施加在第一微电子装置的背侧和侧面之上、在电介质材料的横向外围之上、与衬底的表面接触，并且任选地，在对向表面之上横向向外。在动作308中，多个第二微电子装置以相互部分偏移的布置堆叠在emi屏蔽件之上，从而使接合垫沿着共同横向边缘暴露。在动作310中，接合线在第二微电子装置中的每一个的接合垫与另一不同的第二微电子装置或在第一微电子装置的占据区之外的衬底的导电迹线的暴露的端子部分中的至少一个之间延伸。在动作312中，第一微电子装置、emi屏蔽件、第二微电子装置和接合线包封在延伸到衬底的表面的电介质材料中，并且外部导电元件形成在衬底的与其导电迹线接触的相对表面上或施加到所述相对表面。
33.如本文中所使用，术语“emi屏蔽件”意指且包含配置和材料的足以大体上阻挡电磁干扰的结构、膜、层和涂层，包含但不限于此类干扰源与一或多个微电子装置之间的射频干扰。emi屏蔽件可为元素金属或其它金属材料，或可为非金属，例如石墨烯。emi屏蔽件可为保形或非保形、无孔(即，固体)，或被配置为呈现不连续性的网状结构、网状物、发泡材料或其它结构。
34.如本文中所使用，术语“包括”、“包含”、“含有”、“其特征在于”和其语法等效物是包含性的或开放的术语，其不排除额外的未列出元件或方法动作，而且还包含更具限制性的术语“由
…
组成”和“主要由
…
组成”以及其语法等效物。
35.如本文中所使用，关于材料、结构、特征或方法动作的术语“可”指示此类材料、结构、特征或方法动作设想用于实施本公开的实施例，并且优选使用此类术语而非更具限制性的术语“是”，以便避免对于应该或必须排除可与之组合使用的其它可相容材料、结构、特征和方法的任何暗示。
36.如本文中所使用，术语“纵向”、“竖直”、“横向”和“水平”是参考其中或其上形成一或多个结构和/或特征的衬底(例如，基底材料、基底结构、基底构造等)的主平面并且不一定由地球重力场限定。“横向”或“水平”方向是大体上平行于衬底的主平面的方向，而“纵向”或“竖直”方向是大体上垂直于衬底的主平面的方向。衬底的主平面由与衬底的其它表面相比具有相对大的面积的衬底的表面限定。
37.如本文中所使用，空间上相对术语，例如“下面”、“下方”、“下部”、“底部”、“上方”、“之上”、“上部”、“顶部”、“前”、“后”、“左”、“右”等，可用于简化说明以描述一个元件或特征与另一元件或特征的关系，如图中所说明。除非以其它方式指定，否则除图中所描绘的定向之外，空间相对术语还意图涵盖材料的不同定向。举例来说，如果图中的材料倒置，则描述为在其它元件或特征“之上”或“上方”或“上”或“顶部”的元件将定向为在所述其它元件或特征“下方”或“下面”或“之下”或“底部”。因此，术语“之上”可取决于使用术语的上下文而
涵盖上方和下方两种定向，这对于所属领域的技术人员来说将是显而易见的。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，并且本文中所使用的空间相对描述词可相应地进行解释。
38.除非上下文以其它方式清楚地指示，否则如本文中所使用，单数形式“一(a/an)”和“所述”还意图包含复数形式。
39.如本文中所使用，术语“被配置”和“配置”指代以预定方式促进至少一个结构和至少一个设备中的一或多个的操作的所述结构和所述设备中的一或多个的大小、形状、材料成分、定向和布置。
40.如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指且包含在所属领域的技术人员将理解的给定参数、性质或条件满足偏差度(如在可接受制造公差内)的程度。举例来说，取决于大体上满足的特定参数、性质或条件，所述参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足或甚至至少99.9％满足。
41.如本文中所使用，关于特定参数的数值的“约”或“大致”包含所述数值，并且所属领域的技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。举例来说，关于数值的“约”或“大致”可包含额外数值，所述额外数值在所述数值的90.0％至110.0％范围内，例如在所述数值的95.0％至105.0％范围内、在所述数值的97.5％至102.5％范围内、在所述数值的99.0％至101.0％范围内、在所述数值的99.5％至100.5％范围内，或在所述数值的99.9％至100.1％范围内。
42.如本文中所使用，除非另有指示，否则术语“层”和“膜”意指且包含驻留于结构上的材料层级、片材或涂层，所述层级或涂层在材料各部分之间可为连续或不连续的，并且其可为保形或非保形的。
43.如本文中所使用，术语“衬底”意指且包含其上形成额外材料的基底材料或构造。衬底可为半导体衬底、支撑结构上的基底半导体层、金属电极、具有一或多种材料、层、结构或区域形成于其上的半导体衬底。半导体衬底上的材料可包含但不限于半导电材料、绝缘材料、导电材料等。衬底可为常规的硅衬底或包括半导性材料层的其它块状衬底。如本文中所使用，术语“块状衬底”不仅意指且包含硅晶片，而且还意指且包含绝缘体上硅(“soi”)衬底，例如蓝宝石上硅(“sos”)衬底和玻璃上硅(“sog”)衬底、基底半导体基础上的硅外延层和其它半导体或光电材料，例如硅锗、锗、砷化镓、氮化镓和磷化铟。衬底可为掺杂的或未掺杂的。术语“衬底”还意指且包含有机衬底，例如具有呈迹线形式且插入电介质层(例如，树脂
‑
玻璃编织聚合物)的多个金属层的衬底。举例来说，常规bga封装包含组织衬底的一个侧面上的多个裸片和包封体(例如，环氧模制化合物(emc)以及另一侧面上的焊球阵列)。
44.如本文中所使用，作为非限制性实例，术语“微电子装置”意指且包含：半导体裸片；通过除半导电活动以外呈现功能性的裸片；微机电系统(mems)装置；包括多个裸片的衬底，包含常规晶片以及如上文所提及的其它块状衬底；和包含多于一个裸片位置的局部晶片和衬底区段。
45.如本文中所使用，作为非限制性实例，术语“存储器装置”意指且包含呈现存储器功能性但不排除其它功能性的半导体和其它微电子装置，除非由术语的使用的上下文以其它方式清楚地指示。换句话说，并且仅作为实例，术语“存储器装置”不仅意指且包含呈dram、nand等形式的常规存储器，而且还仅作为实例意指且包含专用集成电路(asic)(例
如，芯片上系统(soc))、组合逻辑和存储器的微电子装置，或并入有存储器的图形处理单元(gpu)。
46.如本文中所使用，除非以其它方式明确地陈述，否则术语“金属”和“金属材料”意指且包含元素金属、金属合金和不同和邻近金属或金属合金的组合(例如，层)。
47.结论
48.本公开的实施例包含一种微电子装置封装，其包括：衬底，其包含具有暴露于其表面上的端子部分的导电迹线；微电子装置，其具有有源表面，所述有源表面面向衬底的表面且通过在微电子装置与端子部分之间直接延伸的导电元件连接到在微电子装置之下的导电迹线的端子部分；以及电介质材料，其在微电子装置与衬底之间。emi屏蔽件在微电子装置的背侧和侧面以及电介质材料的外围之上延伸以接触衬底的表面。至少一个其它微电子装置在emi屏蔽件之上且具有有源表面，所述有源表面在其上具有接合垫并背对emi屏蔽件，并且接合线在接合垫与在微电子装置的外围之外的导电迹线的端子部分之间延伸。
49.本公开的实施例包含一种半导体装置封装，其包括：衬底，其包含在其表面上的导电迹线的端子部分；主半导体装置，其以直接芯片附接(dca)配置通过导电元件连接到在主半导体装置之下的导电迹线的端子部分；以及电介质材料，其将主半导体装置与衬底之间的空间填充到至少邻近主半导体装置的侧面的外围。保形金属emi屏蔽件位于主半导体装置的背侧和侧面以及电介质材料的外围表面之上，到衬底的表面且横向地在衬底的表面之上，各自具有在其上的接合垫的两个或更多个从半导体装置堆叠在emi屏蔽件之上，并且接合线在从半导体装置中的每一个的接合垫与暴露超出主半导体装置的端子部分和另一从半导体裸片的接合垫中的至少一个之间延伸。
50.本公开的实施例包含一种制造半导体装置封装的方法，其包括：以直接芯片附接配置将半导体裸片可操作地耦合到衬底的端子；用电介质材料将半导体裸片与衬底之间的空间至少填充到半导体裸片的外围；在半导体裸片的背侧和侧面之上以及在电介质材料的外围表面之上将emi屏蔽件形成或施加到衬底；在半导体裸片的背侧之上的emi屏蔽件之上放置两个或更多个其它半导体裸片，其中接合垫面向上；以及在其它半导体裸片的接合垫与至少一个不同的其它半导体裸片的接合垫、衬底的端子或这两者之间延伸接合线。
51.本公开的实施例包含一种电子系统，其包括一或多个输入装置、一或多个输出装置、至少一个微处理器装置以及至少一个存储器装置。至少一个微处理器装置或至少一个存储器装置中的至少一个被配置为多个微电子装置的封装，所述封装包含在所述封装的至少一个微电子装置之上的所述封装内部的emi屏蔽件，所述封装的至少一个其它微电子装置在emi屏蔽件外部。
52.虽然已结合图描述了某些说明性实施例，但所属领域的技术人员将认识且了解，本公开所涵盖的实施例不限于在本文中明确地展示且描述的那些实施例。确切地说，可在不脱离本公开所涵盖的实施例(例如本文中要求保护的那些实施例，包含合法等效物)的范围的情况下，对本文中所描述的实施例做出多种添加、删除和修改。另外，一个所公开实施例的特征可与一或多个其它所公开实施例的特征组合，而仍然涵盖在本公开的范围内。