半导体装置的制造方法与流程

1.本发明实施例是关于一种半导体技术，且特别为关于一种半导体装置及其制造方法。


背景技术：

2.电子产业对更小更快的电子装置的需求不断增加，这些装置同时能够支援更多日益复杂以及精密的功能。因此，半导体产业具有一持续的趋势，即制造低成本、高效能以及低功率的集成电路(ic)。直至目前为止，这些目标在很大程度上是通过微缩半导体集成电路尺寸(例如，最小特征部件尺寸)，从而提高生产效率以及降低相关成本来实现的。然而，微缩化也给半导体制造制程带来复杂度的增加。因此，实现半导体集成电路以及装置的持续进步需要半导体制造制程以及技术的类似进步。
3.最近，已导入多栅极装置，以致力于通过增加栅极
‑
通道耦合来改善栅极控制，减少截止态(off
‑
state)电流，并降低短通道效应(short
‑
channel effect，sce)。已导入的上述多栅极装置一者为鳍式场效晶体管(fin field
‑
effect transistor，finfet)。鳍式场效晶体管(finfet)的命名来自于从形成它的基底上延伸出来的鳍部结构，其用来形成场效晶体管(fet)通道。另一种多栅极装置(部分是为了解决与鳍式场效晶体管(finfet)相关的效能挑战而将其导入)为栅极全绕式(gate
‑
all
‑
around，gaa)晶体管。栅极全绕式(gaa)装置的命名来自于完全围绕通道延伸的栅极结构，其提供了比鳍式场效晶体管(finfet)更佳的静电控制。鳍式场效晶体管(finfet)以及栅极全绕式(gaa)装置与传统的互补式金属氧化物半导体(complementary metal
‑
oxide
‑
semiconductor，cmos)制程相容，其三维结构允许其在维持栅极控制以及降低短通道效应(sce)的情形下进行积极性微缩。
4.为了持续提供先进技术世代中多栅极装置所需的微缩化以及增加密度，有必要持续减少接触多晶硅间距(contacted poly pitch，cpp)(或“栅极间距”)。在至少一些现有的实施例中，扩散区边缘上连续性多晶硅(continuous poly on diffusion edge，cpode)制程已用于微缩多晶硅间距(cpp)。举例来说，扩散区边缘上连续性多晶硅(cpode)蚀刻制程可用于在相邻的主动区域(例如，包括源极、漏极以及栅极结构的装置区)之间提供隔离。然而，在一些情况中，设置于扩散区边缘上连续性多晶硅(cpode)蚀刻制程区域旁边的源极/漏极外延层于进行扩散区边缘上连续性多晶硅(cpode)蚀刻制程期间可能受损，而影响装置的效能以及可靠度。因此，尚未证明现有的技术在所有方面都完全令人满意。


技术实现要素：

5.在一些实施例中，一种半导体装置的制造方法包括：提供具有多个通道层的一虚置结构、设置于通道层的相邻通道之间且位于通道层的一横向端点的一内间隔层，以及间隔开多个通道层且包括一栅极介电层及一金属层的一栅极结构。虚置结构设置于邻近一主动区的一主动边缘。上述方法还包括：进行一金属栅极蚀刻制程，以从栅极结构内去除金属层，而栅极介电层留置于一通道层
‑
内隔层界面。上述方法还包括：在进行金属栅极蚀刻制
程后，进行一干式蚀刻制程，以形成沿主动边缘的一断开区域。设置于通道层
‑
内间隔层界面的栅极介电层防止了干式蚀刻制程损坏邻近主动区内的一源极/漏极特征部件。
6.在一些实施例中，一种半导体装置的制造方法，包括：制造一装置，其包括位于一第一主动区的一第一晶体管、位于一第二主动区的一第二晶体管以及位于第一主动区与第二主动区之间的一边界的一虚置晶体管。第一晶体管、第二晶体管以及虚置晶体管中各自包括设置于相邻通道层的表面上的一栅极介电层以及设置于栅极介电层上的一金属栅极层。上述方法还包括：形成一材料层于第一晶体管、第二晶体管以及虚置晶体管中各个上，并蚀刻一部分的材料层，以露出虚置晶体管。上述方法还包括：在露出虚置晶体管后，从虚置晶体管去除金属栅极层，而未从虚置晶体管去除栅极介电层。上述方法还包括：在从虚置晶体管去除金属栅极层后，形成一个穿过虚置晶体管的一第一沟槽于第一主动区及第二主动区之间的边界处。虚置晶体管的栅极介电层的至少一部分，沿着第一沟槽的侧壁设置，防止蚀刻位于第一主动区及第二主动区的各区内的源极/漏极特征部件。
7.在一些实施例中，一种半导体装置，包括：一晶体管，设置于一主动区内，其中晶体管包括一源极/漏极特征部件。半导体装置还包括：一隔离区，设置于主动边缘，主动边缘定义于主动区的一边界处，其中隔离区包括一氮化物填充沟槽。半导体装置还包括：一沟槽侧壁区，设置于隔离区与源极/漏极特征部件之间并与之接触，其中沟槽侧壁区于隔离区与源极/漏极电特征部件之间提供分离，且沟槽侧壁区包括多个高k值栅极介电层部。
附图说明
8.图1是绘示出根据本公开的一或多个型态的多栅极装置的简化平面示意图；
9.图2是绘示出根据本公开的一或多个型态的多栅极装置制造方法的流程图；
10.图3a、图4a、图5a、图6a、图7a、图8a、图9a以及图10a是根据图2的方法的各个阶段，提供沿实质上平行于由图1的剖面xx’定义的平面的半导体装置300的一实施例的剖面示意图；
11.图3b、图4b、图5b、图6b、图7b、图8b、图9b以及图10b是根据图2的方法的各个阶段，提供沿实质上平行于由图1的剖面yy’定义的平面的半导体装置300的一实施例的剖面示意图；以及
12.图9c、图9d、图9e以及图9f是绘示出根据一些实施例所提供对应于不同的间隔层厚度的半导体装置300的局部放大示意图。
13.其中，附图标记说明如下：
14.100：多栅极装置
15.104：鳍部(元件)
16.105，107：源极/漏极区
17.108：栅极结构
18.200：方法
19.202，204，206，208，210，212，214，216，218：步骤区块
20.300：半导体装置
21.302：基底
22.302a：基底部
23.303：第一主动区
24.304：鳍部
25.305：第二主动区
26.306：纳米片通道层
27.306a：纳米片通道层部
28.308：界面层
29.308a：界面层部
30.309：第一栅极全绕式(gaa)装置
31.310：高k值栅极介电层
32.310a：高k值栅极介电层部
33.311：第二栅极全绕式(gaa)装置
34.312，329：金属层
35.313：虚置栅极全绕式(gaa)结构
36.315：间隔层
37.317：浅沟槽隔离(sti)特征部件
38.319：内间隔层
39.319a：内间隔层部
40.321：源极/漏极特征部件
41.323：层间介电(ild)层
42.327：蚀刻停止层(cesl)
43.331：材料层
44.333，402，1002：氮化层
45.350，904，906：沟槽
46.350a：实质上垂直的剖面轮廓
47.350b：渐细的剖面轮廓
48.355：断开金属栅极区域
49.502：图案化阻剂层
50.504：开口
51.506：扩散区边缘上连续性多晶硅(cpode)区域
52.604，704，804：开口
53.802：区域
54.t1，t2，t3，t4：厚度
具体实施方式
55.以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本发明。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述
第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容于各个不同范例中会重复标号及/或文字。重复为为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
56.再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等于此处是用以容易表达出本说明书中所绘示的图式中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖图式所绘示的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
57.需注意的是本公开内容提出多栅极晶体管形式的实施例。多栅极晶体管包括那些具有栅极结构形成于通道区的至少两侧的晶体管。这些多栅极装置可包括p型金属
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氧化物
‑
半导体装置或n型金属
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氧化物
‑
半导体多栅极装置。在此提出具体的示例并因为其鳍状结构而称作鳍式场效晶体管(finfet)。此处也介绍了一种称作栅极全绕式(gaa)装置的多栅极晶体管的实施例。栅极全绕式(gaa)装置包括任何将其栅极结构或其部分形成于通道区的4侧(例如，围绕通道区的一部分)的装置。此处介绍的装置也包括具有设置于纳米片通道、纳米线通道、条形通道及/或其他合适的通道配置的通道区的实施例。此处介绍的是装置的实施例，这些装置可具有一或多个通道区(例如，纳米线/纳米片)相关于单一、连续的栅极结构。然而，所属技术领域中具有通常知识者可知上述教示可适用于单个通道(例如，单个纳米线/纳米片)或任何数量的通道。所属技术领域中具有通常知识者可知其他半导体装置的示例可从本公开内容中受益。
58.持续提供先进技术世代中多栅极装置所需的微缩化以及增加密度，有必要持续减少接触多晶硅间距(cpp)(或“栅极间距”)。在至少一些现有的实施例中，扩散区边缘上连续性多晶硅(cpode)蚀刻制程已用于微缩多晶硅间距(cpp)。在本公开内容中，“扩散边缘”可等同于主动边缘，例如主动边缘相接于相邻的主动区。再者，主动区包括形成晶体管结构的区域(例如，包括源极、漏极以及栅极/通道结构)。在一些示例中，主动区可设置于绝缘区之间。扩散区边缘上连续性多晶硅(cpode)蚀刻制程可通过沿主动边缘(例如，在相邻主动区的边界处)进行干式蚀刻制程，以形成一断开区域并于断开区域中填充介电层(例如，氮化硅(sin))，从而在相邻主动区域之间提供隔离区域，并因此提供相邻晶体管。
59.在扩散区边缘上连续性多晶硅(cpode)蚀刻制程之前，主动边缘可包括具有栅极堆叠以及多个通道(例如，纳米线/纳米片通道)的虚置栅极全绕式(gaa)结构。多个通道可各自包括在其上形成的一化学氧化层，高k值介电层/金属栅极层可形成于化学氧化层上以及多个通道的相邻通道之间。另外，内间隔层可设置于多个通道的相邻通道的横向端点之间。在不同的示例中，相邻主动区的源极/漏极外延层设置于虚置栅极全绕式(gaa)结构的两侧(形成于主动边缘处)，使相邻的源极/漏极外延层接触虚置栅极全绕式(gaa)结构的内间隔层与多个通道。就在扩散区边缘上连续性多晶硅(cpode)蚀刻制程之前，可进行金属栅极蚀刻制程，以从虚置栅极全绕式(gaa)结构中去除金属栅极层。
60.然而，在至少一些现有的实施例中，金属栅极蚀刻制程也可去除虚置栅极全绕式(gaa)结构的高k值介电层。因此，在金属栅极蚀刻制程之后，虚置栅极全绕式(gaa)结构包括多个通道(其上形成有化学氧化层)及设置于相邻通道之间的内间隔层。特别是，虚置栅极全绕式(gaa)结构在纳米线/纳米片通道以与内间隔层之间存在薄弱点，其中只有化学氧
化层的一薄部(例如，～1nm)仍然位于相邻主动区域的源极/漏极外延层旁边。如此一来，在后续的扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程以形成沿主动边缘的断开区域期间，相邻的源极/漏极电外延层可能在这些薄弱点的区域受损，其中只剩化学氧化层的薄部(例如，～1nm)抵抗扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程，并保护相邻的源极/漏极电外延层。如此一来，于相邻主动区使用受损的源极/漏极外延层所形成的晶体管的装置效能以及可靠度将会降低。因此，现有的技术在所有方面都完全令人满意。
61.本公开的实施例提供了相对于现有技术的优势，尽管可理解的是，其他实施例可能提供不同的优势，并非所有的优势都必须在此说明，且对于所有的实施例并非需要特定的优势。举例来说，此处所述的实施例包括用于进行扩散区边缘上连续性多晶硅(cpode)蚀刻制程而不损坏邻近主动边缘的主动/被动外延层的结构以及相关方法与相关结构。在各种实施例中，如上所述，可形成一虚置栅极全绕式(gaa)结构于主动边缘处(例如，在邻近主动区的边界处)，而相邻主动区的源极/漏极外延层设置于虚置栅极全绕式(gaa)结构的两侧。在一些实施例中，在扩散区边缘上连续性多晶硅(cpode)蚀刻制程之前，可进行金属栅极蚀刻制程，以从虚置栅极全绕式(gaa)结构内去除金属栅极层。然而，相较于至少一些现有的实施例，金属栅极蚀刻制程并未去除虚置栅极全绕式(gaa)结构的高k值介电层。换句话说，金属栅极蚀刻制程可选择性去除金属栅极层而未去除高k值介电层。举例来说，选择性金属栅极蚀刻制程包括湿式蚀刻制程。在一些实施例中，选择性湿式蚀刻制程可包括氢氧化铵(nh4oh)、过氧化氢(h2o2)以及水(h2o)的组合。因此，在各种实施例中，在金属栅极蚀刻制程之后，纳米线/纳米片通道与内间隔层之间的虚置栅极全绕式(gaa)结构区域包括了未去除的高k值介电层以及设置于邻近主动区域的源极/漏极外延层旁边的化学氧化层的薄部(例如，～1nm)。因此，除了化学氧化层之外，未移除的高k值介电层提供了另一膜层以抵抗扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程，并有效地缓和薄弱点(存在于至少一些传统制程中，如上所述)。如此一来，在一些实施例中，在后续用以形成沿主动边缘的断开区域的扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程期间，对相邻的源极/漏极外延层的损害将有效降低或消除。通过采用所公开的扩散区边缘上连续性多晶硅(cpode)蚀刻制程，扩大了扩散区边缘上连续性多晶硅(cpode)蚀刻制程容许度，而提高形成于相邻主动区内的晶体管的装置效能以及可靠度。所属技术领域中具有通常知识者在阅读本公开内容后将会明白其他的实施例以及优势。
62.为了以下说明目的，图1提供了一多栅极装置100的自上而下的简化平面示意图。在各种不同实施例中，多栅极装置100可包括鳍式场效晶体管(finfet)装置、栅极全绕式(gaa)晶体管或其他类型的多栅极装置。多栅极装置100可包括从一基底延伸出的多个鳍部元件104、设置于鳍部元件104上方以及周围的一栅极结构108、以及源极/漏极区105、107，其中源极/漏极区105、107形成于鳍部104内、鳍部104上及/或鳍部104周围。多栅极装置100的一通道区(其可包括多个半导体通道层(例如，当多栅极装置100包括栅极全绕式(gaa)晶体管时)设置于鳍部104内、栅极结构108下方、沿着实质上平行于图1的剖面xx’所定义出的平面。在一些实施例中，侧壁间隙壁也可形成在栅极结构108的侧壁上。以下将参照图2的方法详加说明多栅极装置100的各种其他特征部件。
63.请参照图2，其绘示出根据各种实施例的使用扩散区边缘上连续性多晶硅(cpode)蚀刻制程制造半导体装置300(例如，其包括一多栅极装置)的方法200。以下参照具有通道
区的栅极全绕式(gaa)装置说明方法200，此通道区可称作纳米片，并可包括各种几何形状(例如，圆柱形、条形)以及尺寸。然而，可理解的是方法200的多个型态(包括所公开的扩散区边缘上连续性多晶硅(cpode)蚀刻制程)，同样可适用于其他类型的多栅极装置(例如，如鳍式场效晶体管(finfet)或包括栅极全绕式(gaa)装置以及鳍式场效晶体管(finfet)的装置)，而未偏离本公开的范围。在一些实施例中，方法200可用于制造前述参照图1所说明的多栅极装置100。因此，前述参照多栅极装置100所说明的一或多个型态也可适用于方法200。可理解的是，方法200包括具有互补式金属氧化物半导体(cmos)技术制程流程的特征部件的步骤，因此在此仅作简要说明。另外，也可在方法200之前、之后及/或期间进行其他步骤。
64.以下参照图3a/图3b、图4a/图4b、图5a/图5b、图6a/图6b、图7a/图7b、图8a/图8b、图9a/图9b以及图10a/图10b说明方法200，其绘示出根据方法200制造半导体装置300的各个阶段。图3a、图4a、图5a、图6a、图7a、图8a、图9a以及图10a提供了半导体装置300的一实施例，其沿实质上平行于图1的剖面xx’所定义出的平面的剖面示意图。图3b、图4b、图5b、图6b、图7b、图8b、图9b以及图10b提供了半导体装置300的一实施例，其沿实质上平行于图1的剖面yy’所定义出的平面的剖面示意图。
65.再者，半导体装置300可包括各种其他装置以及特征部件，例如其他类型的装置(诸如额外的晶体管、双极接面晶体管、电阻器、电容器、电感器、二极管、保险丝、静态随机存取存储器(static random
‑
access memory，sram)及/或其他逻辑电路等，但为了更好理解本公开的发明概念而将其简化。在一些实施例中，半导体装置300包括多个半导体装置(例如，晶体管)，包括pfet、nfet等，其可进行内连接。再者，需要注意的是，方法200的制程步骤，包括参照图式给出的任何说明仅为示例性，并未对于后述的权利要求中所具体记载之外的内容加以限制。
66.方法200开始于步骤区块202，其中提供局部制造的多栅极装置。请参照图3a以及图3b的示例，在步骤区块202的一实施例中，装置300包括一第一主动区303、一第二主动区305以及一主动边缘307(其定义于第一主动区303与第二主动区305的边界处。在一些实施例中，第一主动区303包括一第一栅极全绕式(gaa)装置309，第二主动区305包括一第二栅极全绕式(gaa)装置311，而主动边缘307包括一虚置栅极全绕式(gaa)结构313，如以下所述。根据本公开的实施例，扩散区边缘上连续性多晶硅(cpode)蚀刻制程可提供一隔离区域于第一主动区303与第二主动区305之间，而位于第一栅极全绕式(gaa)装置309与第二栅极全绕式(gaa)装置311之间，上述制程通过沿主动边缘307进行干式蚀刻制程而形成一断开区域，并以介电材料填充断开区域，以下有详细说明。
67.第一栅极全绕式(gaa)装置309、第二栅极全绕式(gaa)装置311以及虚置栅极全绕式(gaa)结构313各个都形成于具有鳍部304的基底302上。在一些实施例中，基底302可为一半导体基底，例如硅基底。基底302可包括各种膜层，包括形成于半导体基底上的导电层或绝缘层。基底302可包括不同的掺杂配置，取决于所属技术领域已知的设计要求。基底302也可包括其他半导体，例如，锗、碳化硅(sic)、硅锗(sige)或钻石。或者，基底302可包括化合物半导体及/或合金半导体。再者，基底302可选择性包括一外延层，可为了增强效能而受应变、可包括绝缘体上覆硅(silicon
‑
on
‑
insulator，soi)结构及/或具有其他合适的强化用特征部件。
68.鳍部304可包括纳米片通道层306。在一些实施例中，纳米片通道层306可包括硅(si)。然而，在一些实施例中，纳米片通道层306可包括其他材料(例如，锗)、化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(例如，sige、gaasp、alinas、algaas、ingaas、gainp及/或gainasp)或者其组合。在一示例中，纳米片通道层306可通过分子束外延(molecular beam epitaxy，mbe)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition，mocvd)制程及/或其他合适的外延生长制程进行外延生长。
69.请自纳米片通道层306的末端视图(例如，图3b)参照纳米片通道层306的x及y尺寸，x尺寸可等于约5
‑
14nm，且y尺寸可等于约5
‑
8nm。在一些情况中，纳米片通道层306的x尺寸实质上相同于纳米片通道层306的y尺寸。举例来说，当x维度大于y维度时，纳米片通道层306可称作“纳米片”。在一些情况下，相邻纳米片通道层306之间的间距(例如，沿y方向)等于约4
‑
8nm。
70.在各种实施例中，各个鳍部304包括由基底302及纳米片通道层306所形成的基底部302a。需要注意的是，虽然鳍部304绘示为包括三(3)个纳米片通道层306，但此仅用于说明目的，并未对于权利要求中所具体记载之外的内容加以限制。可理解的是，可形成任何数量的纳米片通道层306，其中纳米片通道层306的数量可取决于栅极全绕式(gaa)装置(例如，装置300)所需的通道区的数量。在一些实施例中，纳米片通道层306的数量在3至10之间。
71.浅沟槽隔离(shallow trench isolation，sti)特征317也可形成于鳍部304之间。在一些实施例中，浅沟槽隔离(sti)特征部件317包括二氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine
‑
doped silicate glass，fsg)、低k值介电材料、其组合及/或所属技术领域已知的其他合适材料。在各种示例中，用于形成浅沟槽隔离(sti)特征部件317的介电层可通过化学气相沉积(cvd)制程、次常压化学气相沉积(subatmospheric cvd，sacvd)制程、流动式化学气相沉积(flowable cvd)制程、ald制程、pvd制程及/或其他合适的制程沉积。
72.在各种实施例中，装置300的第一栅极全绕式(gaa)装置309、第二栅极全绕式(gaa)装置311以及虚置栅极全绕式(gaa)结构313中各个还包括一栅极结构，其可包括高k值/金属栅极堆叠。在一些实施例中，栅极结构可形成有关于第一栅极全绕式(gaa)装置309及第二栅极全绕式(gaa)装置311的通道区中由纳米片通道层306提供的多通道相关的栅极。栅极结构可包括一界面层(interfacial layer，il)308(其更清楚地绘示于图8a/图8b中)以及形成在界面层308上的高k值栅极介电层310。在一些实施例中，栅极介电层的总厚度约在1
‑
5nm。此处所使用及所述的高k值栅极介电层包括具有高介电常数的介电材料(例如，大于热氧化硅的介电常数(～3.9))。
73.在一些实施例中，界面层308可包括一介电材料，例如氧化硅(sio2)、hfsio或氮氧化硅(sion)。界面层308可通过化学氧化、热氧化、原子层沉积(atomic layer deposition，ald)、化学气相沉积(cvd)及/或其他合适的方法形成。在一些示例中，界面层308包括以上所述的化学氧化层。高k值栅极介电层310可包括高k值介电层材料，例如氧化铪(hfo2)。或者，高k值栅极介电层310可包括其他高k值介电层材料，例如tio2、hfzro、ta2o3、hfsio4、zro2、zrsio2、lao、alo、zro、tio、ta2o5、y2o3。srtio3(sto)、batio3(bto)、bazro、hfzro、
hflao、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、al2o3、si3n4、氮氧化硅(sion)、其组合、或其他合适材料。高k值栅极介电层310可通过原子层沉积(ald)、物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(cvd)、氧化及/或其他合适的方法形成。
74.栅极结构可还包括一金属栅极，具有一金属层312形成于栅极介电层上(例如，形成于在界面层(il)308以及高k值栅极介电层310上)。金属层312可包括金属、金属合金或金属硅化物。金属层312可包括单层或多层结构，例如具有选定的功函数的一金属层以提高装置效能(功函数金属层)、一衬层、一润湿层、一粘着层、一金属合金或一金属硅化物的各式组合。举例来说，金属层312可包括ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w、re、ir、co、ni、其他合适的金属材料或其组合。在各种实施例中，金属层312可通过原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、电子束蒸镀或其他合适的制程形成。再者，对于，可各自形成金属层312而用于n型及p型晶体管(其使用不同的金属层)。另外，金属层312可提供n型或p型功函数、可作为晶体管栅极电极以及在至少一些实施例中，金属层312可包括一多晶硅层。如图3a所示，栅极结构包括多个部分间隔开鳍部304的各个纳米片通道层306中，其中纳米片通道层306各自提供用于第一栅极全绕式(gaa)装置309与第二栅极全绕式(gaa)装置311的半导体通道层。
75.在一些实施例中，如图所示，可形成一金属层329于金属层312上。在一些实施例中，金属层329包括选择性生长的钨(w)，然而也可使用其他合适的金属。在至少一些示例中，金属层329包括无氟钨(fluorine
‑
free w，ffw)层。在各种示例中，金属层329可作为蚀刻停止层，并且可降低接触电阻(例如，对金属层312)。
76.在一些实施例中，一间隔层315可形成于第一栅极全绕式(gaa)装置309、第二栅极全绕式(gaa)装置311以及虚置栅极全绕式(gaa)结构313中各个的栅极结构的顶部的侧壁上。间隔层315可在形成栅极结构的高k值/金属栅极堆叠之前形成。举例来说，在一些情况中，间隔层315可形成于先前所形成的虚置(牺牲)栅极堆叠(其会去除并取代为上述的高k值/金属栅极堆叠)的侧壁上，作为取代栅极(后栅极)制程的一部分。在一些情况中，间隔层315具有一厚度约在2
‑
10nm。在各种实施例中，可选择间隔层315的厚度以在后续的扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程之后提供所需的侧壁轮廓，以下会有详加说明。在一些示例中，间隔层315可包括介电材料，如氧化硅、氮化硅、碳化硅、氧化硅、sicn、碳氧化硅、siocn、siohcn、低k值材料(例如，具有介电常数“k”<7)及/或其组合。在一些实施例中，间隔层315包括多层，如主间隔层、衬层或相似物。
77.在各种示例中，装置300的第一栅极全绕式(gaa)装置309、第二栅极全绕式(gaa)装置311以及虚置栅极全绕式(gaa)结构313中各个还包括内间隔层319。内间隔层319可设置于纳米片通道层306的相邻通道之间、纳米片通道层306的横向端点处，并接触间隔开每个纳米片通道层306的栅极结构部分。在一些实施例中，内间隔层319包括非晶硅。在一些示例中，内间隔层319可包括氧化硅、氮化硅、碳化硅、氮氧化硅、sicn、碳氧化硅、siocn、低k值材料(例如，具有介电常数“k”<7)及/或其组合。在各种实施例中，内间隔层319可延伸至上述间隔层315的下方，同时相接于相邻的源极/漏极特征部件，如以下所述。
78.在一些实施例中，源极/漏极特征部件321形成于与第一栅极全绕式(gaa)装置309及第二栅极全绕式(gaa)装置311中各个的栅极结构相邻并位于其两侧的源极/漏极区域
内，且形成于于基底部302a上方。如此一来，虚置栅极全绕式(gaa)结构313设置于第一栅极全绕式(gaa)装置309(位于第一主动区303内)的一第一源极/漏极特征部件321与第二栅极全绕式(gaa)装置311(位于第二主动区305内)的一第二源极/漏极特征部件321之间。如图所示，第一栅极全绕式(gaa)装置309的第一源极/漏极特征部件321接触第一栅极全绕式(gaa)装置309的内间隔层319与纳米片通道层306，而第二栅极全绕式(gaa)装置311的第二源极/漏极特征部件321接触第二栅极全绕式(gaa)装置311的内间隔层319以及纳米片通道层306。再者，设置于虚置栅极全绕式(gaa)结构313两侧的(第一栅极全绕式(gaa)309及第二栅极全绕式(gaa)装置311的)源极/漏极特征部件321接触虚置栅极全绕式(gaa)结构313的内间隔层319以及纳米片通道层306。
79.在各种实施例中，源极/漏极特征部件321包括半导体外延层，例如ge、si、gaas、algaas、sige、gaasp、sip或其他合适的材料，其可通过一或多道外延制程形成。在一些实施例中，源极/漏极特征部件321可在外延制程期间进行原位掺杂。举例来说，在一些实施例中，外延生长的硅锗源极/漏极特征部件可掺入硼。在一些情况中，外延生长的硅源极/漏极特征部件可掺入碳以形成si：c源极/漏极特征部件，掺入磷以形成si：p源极/漏极特征部件，或者同时掺入碳以及磷以形成sicp源极/漏极特征部件。在一些实施例中，源极/漏极特征部件321并无原位掺杂，而是通过布植制程对源极/漏极特征部件321进行掺杂。在一些实施例中，源极/漏极特征部件321的制作可于n型及p型源极/漏极特征部件中各者依各自制程顺序进行。
80.可形成一层间介电(inter
‑
layer dielectric，ild)层323于装置300上。在一些实施例中，在形成层间介电(ild)层323之前，形成一接触蚀刻停止层(cesl)327于装置300上。在一些示例中，接触蚀刻停止层(cesl)327包括氮化硅层、氧化硅层、氮氧化硅层及/或所属技术领域已知的其他材料。接触蚀刻停止层(cesl)327可通过等离子体增强化学气相沉积(plasma
‑
enhanced chemical vapor deposition，pecvd)制程及/或其他合适的沉积或氧化制程形成。在一些实施例中，层间介电(ild)层323可包括四乙基正硅酸盐(tetraethylorthosilicate，teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的硅氧化物(例如，硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、fsg、磷硅酸盐玻璃(phosphosilicate glass，psg)、掺硼硅玻璃(boron doped silicon glass，bsg)及/或其他合适的介电材料。层间介电(ild)层323可通过通过等离子体增强化学气相沉积(pecvd)制程或其他合适的沉积技术沉积。在一些实施例中，可形成一硬式掩膜层325于层间介电(ild)层323上。在一些情况中，硬式掩膜层325可包括sin。在不同的示例中，可图案化层间介电(ild)层323以及硬式掩膜层325，而形成图3a的结构，作为用于去除先前形成的虚置(牺牲)闸堆叠，其为以高k值/金属栅极堆叠取代的制程的一部分。
81.在一些情况下，可进一步形成一材料层331于装置300上，包括位于金属层329上。在一些实施例中，材料层331包括硅(si)。然而，在一些示例中，材料层331可包括一介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、其组合或其他合适的材料。另外，可形成一氮化层333于材料层331上。在一些实施例中，氮化层333包括sin。氮化层333也可用作一硬式掩膜层。
82.接着方法200进行到步骤区块204，其中进行一切割金属栅极(cmg)制程。请参照图3b，在步骤区块204的一实施例中并且在形成氮化层333之后，进行切割金属栅极制程，以隔
离相邻结构的金属层312。举例来说，可进行微影及蚀刻制程来蚀刻部分的氮化层333、材料层331、金属层329、金属层312以及高k值栅极介电层310，以在断开金属栅极区域355形成沟槽350。在一些实施例中，沟槽350的形成露出了位于下方的浅沟槽隔离(sti)特征部件317部分。在不同的示例中，沟槽350可使用干式蚀刻(例如，反应性离子蚀刻)、湿式蚀刻或其组合进行蚀刻。另外，如图3b所示，沟槽350可具有一侧壁轮廓，其沿着沟槽350的上部具有实质上垂直的剖面轮廓350a，而沿着沟槽350的下部具有一渐细的剖面轮廓350b。在一些实施例中，可进行缩减沟槽350，以形成沿沟槽350的下部的渐细的剖面轮廓350b，以增加相邻主动区中的纳米片通道层306与沟槽350之间的间隔(例如，保护纳米片通道层306在蚀刻制程中免受潜在损害及/或改善由扩散区边缘上连续性多晶硅(cpode)制程造成的相邻主动区之间的隔离，以下会详加说明)。
83.接着方法200进行至步骤区块206，其中进行一回填制程。请参照图3a/图3b以及图4a/图4b，在步骤区块206的一实施例中，回填制程用于形成一氮化层402于装置300上，包括位于氮化层333上。氮化层402也用于填充先前形成的沟槽350，并对相邻结构的金属层312进行电性隔离。在一些实施例中，氮化层402包括sin。另外，在一些情况下，氮化层402可包括sio2、氮氧化硅、fsg、低k值介电材料、其组合及/或所属技术领域已知的其他合适的材料。在各种示例中，氮化层402可通过化学气相沉积(cvd)制程、次常压化学气相沉积(sacvd)制程、流动式化学气相沉积(flowable cvd)制程、原子层沉积(ald)制程、物理气相沉积(pvd)制程及/或其他合适的制程沉积。在一些情况中，在沉积氮化层402之后，可进行化学机械研磨(chemical mechanical poslishing，cmp)制程，以去除多余的材料，并使装置300的上表面平坦化。
84.接着方法200进行至步骤区块208，其中进行一微影(photo)制程。请参照图4a/图4b以及图5a/图5b，在步骤区块208的一实施例中，沉积(例如，使用旋涂制程)一光阻(阻剂)层于装置300上并进行图案化，以形成一图案化阻剂层502，其露出一部分的氮化层402。在各种实施例中，用于形成图案化阻剂层502的微影制程也可包括其他步骤，例如软烤、掩膜对准、曝光、后曝烤、显影、冲洗、干燥(例如，旋涂干燥及/或硬烤)、其他合适的微影制程及/或其组合。在一些实施例中，步骤区块208的微影制程可包括扩散区边缘上连续性多晶硅(cpode)微影制程，其中图案化阻剂层502提供一开口504位于扩散区边缘上连续性多晶硅(cpode)区域506(其露出部分的氮化层402)。另外，扩散区边缘上连续性多晶硅(cpode)区域506可包括主动边缘307以及虚置栅极全绕式(gaa)结构313，以上参照图3a进行说明。
85.接着方法200进行至步骤区块210，其中进行蚀刻以及阻剂去除制程。请参照图5a/图5b以及图6a/图6b，在块210的一实施例中，进行蚀刻制程以去除氮化层402以及氮化层333的部分(例如，在由图案化阻剂层502的开口504暴露的区域中)以形成开口604。因此，在一些示例中，步骤区块210的蚀刻制程可被称为sin蚀刻制程、硬式掩膜蚀刻制程或sin硬式掩膜蚀刻制程。在各种实施例中，由蚀刻制程形成的开口604可暴露扩散区边缘上连续性多晶硅(cpode)区域506内的材料层331的一部分。在一些示例中，蚀刻制程可包括干式蚀刻制程、湿式蚀刻制程及/或其组合。在蚀刻制程之后，并且在步骤区块210的进一步实施例中，可例如通过溶剂、阻剂剥离剂、灰化或其他合适的技术去除图案阻剂层502。
86.接着方法200进行至步骤区块212，其中进行一蚀刻制程。请参照图6a/图6b及图7a/图7b，在步骤区块212的一实施例中，进行蚀刻制程，以去除部分的材料层331(例如，位
于开口604所露出的区域)以形成一开口704。在各种实施例中，例如当材料层331包括硅(si)时，步骤区块212的蚀刻制程可包括si蚀刻制程或si干式蚀刻制程。在一些示例中，由步骤区块212的蚀刻制程形成的开口704可露出扩散区边缘上连续性多晶硅(cpode)区域506内的虚置栅极gaa结构313。特别是，开口704可露出金属层329、部分的间隔层315以及在一些情况中位于扩散区边缘上连续性多晶硅(cpode)区域506的接触蚀刻停止层(cesl)327部分。在一些实例中，步骤区块212的蚀刻制程可包括干式蚀刻制程、湿式蚀刻制程及/或其组合。
87.接着方法200进行至步骤区块214，其中进行一金属栅极蚀刻制程。请参照图7a/图7b及图8a/图8b，在步骤区块214的一实施例中，金属栅极蚀刻制程包括从虚置栅极全绕式(gaa)结构313中去除金属层312。为了使以下说明更加清楚，图8a/图8b包括装置300的局部放大图，如虚线所示。在一些实施例中，金属栅极蚀刻制程也包括在去除金属层312之前或期间去除金属层329。金属栅极蚀刻制程可经由开口704来进行，而形成一开口804。在各种实施例中，去除金属层312、329中的其中一者或两者可包括湿式蚀刻制程。举例来说，湿式蚀刻制程可包括氢氧化铵(nh4oh)、过氧化氢(h2o2)以及水(h2o)的组合。根据本公开的实施例，步骤区块214的湿式蚀刻制程去除金属层312、329，而未去除虚置栅极全绕式(gaa)结构313的高k值闸介电层310。换句话说，湿式蚀刻制程选择性去除金属层312、329而未去除高k值栅极介电层310。因此，步骤区块214的湿式蚀刻制程可称作选择性蚀刻制程或选择性湿式蚀刻制程。需注意的是，湿式蚀刻制程可从虚置栅极全绕式(gaa)结构313的顶部以及纳米片通道层306的相邻通道之间去除金属层312。
88.在步骤区块214的金属栅极蚀刻制程之后，纳米片通道层306以及内间隔层319之间的虚置栅极全绕式(gaa)结构313的区域802(例如，位于内间隔层319的顶部或底部边缘)包括未移除的高k值栅极介电层310以及界面层308，其设置于相邻主动区(例如，第一主动区303以及第二主动区305)中相邻装置(例如，第一栅极全绕式(gaa)装置309及第二栅极全绕式(gaa)装置311)的源极/漏极特征部件321旁边。在一些情况中，这些区域802可称作通道层
‑
内间隔层界面。因此，除界面层308外，未去除的高k值栅极介电层310提供了另一层，以抵抗扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程，并有效地缓和薄弱点(存在于至少一些传统制程中，如上所述)。如此一来，在一些实施例中，在后续的扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程中，以形成沿主动边缘307的断开区域，将有效降低或排除对于相邻的源极/漏极特征部件321的损害。因此，提高形成于相邻主动区内的晶体管(例如，第一栅极全绕式(gaa)装置309及第二栅极全绕式(gaa)装置311)的装置效能以及可靠度。
89.接着方法200进行至步骤区块216，其中进行一扩散区边缘上连续性多晶硅(cpode)蚀刻制程。请参照图8a/图8b及图9a/图9b，在步骤区块216的一实施例中，扩散区边缘上连续性多晶硅(cpode)蚀刻制程通过扩散区边缘上连续性多晶硅(cpode)区域506内的开口804蚀刻装置300，以形成一沟槽904。在一些情况中，扩散区边缘上连续性多晶硅(cpode)蚀刻制程包括干式蚀刻制程。为了清楚说明，图9a包括装置300的局部放大图，如虚线所示。在一些实施例中，扩散区边缘上连续性多晶硅(cpode)蚀刻制程去除扩散区边缘上连续性多晶硅(cpode)区域506内不受间隔层315保护(设置于正下方)的部分的纳米片通道层306、内部间隔层319、高k值栅极介电层310以及界面层308。如此一来，沟槽904可包括沿沟槽904的侧壁(位于一侧壁区域)并设置于沟槽904与相邻的源极/漏极特征部件321之间
的纳米片通道层部306a、内间隔层部319a、高k值栅极介电层部310a以及界面层部308a。特别是，余留的高k值栅极介电层部310a进一步说明了除界面层308外，由未移除的高k值栅极介电层310提供的额外保护层的好处，以抵抗扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程，并有效缓和薄弱点，因而防止对相邻的源极/漏极特征部件321的损害。也需注意的是，扩散区边缘上连续性多晶硅(cpode)蚀刻制程除了去除纳米片通道层306的实质部分外，也可去除扩散区边缘上连续性多晶硅(cpode)区域506内的虚置栅极全绕式(gaa)结构313的基底部302a，以形成一沟槽906。
90.如先前所述，可选择间隔层315的厚度，以在扩散区边缘上连续性多晶硅(cpode)蚀刻制程之后提供所需的侧壁轮廓。举例来说，相较于较薄的间隔层315，较厚的间隔层315可用于保护纳米片通道层306、内间隔层319、高k值栅极介电层310以及扩散区边缘上连续性多晶硅(cpode)区域506内设置于间隔层315下方的界面层308的绝大部分。为了说明目的，请参照图9c
‑
图9f。图9c可相同于以上所述的图9a的放大部分(由虚线表示)，图9c可对应于一第一间隔层315厚度“t1”。图9d可对应于一第二间隔层315厚度“t2”，其中厚度t2大于厚度t1。图9e可对应于一第三间隔层315的厚度“t3”，其中厚度t3大于厚度t2。图9f可对应于一第四间隔层315的厚度“t4”，其中厚度t4大于厚度t3。如图9c
‑
图9f所示，根据间隔层315的厚度，纳米片通道层306、内间隔层319、高k值栅极介电层310以及界面层308中各个在扩散区边缘上连续性多晶硅(cpode)蚀刻制程后都或多或少余留下来，导致不同间隔层315厚度的扩散区边缘上连续性多晶硅(cpode)蚀刻制程抵抗力不同。具体来说，在一些实施例中，设置于通道层
‑
内间隔层界面的高k值栅极介电层310所留下的量对应于间隔层315的厚度。在一些实施例中，可选择间隔层315的厚度以及由此产生的侧壁轮廓，以提供相邻的源极/漏极特征部件321或多或少的保护，取决于各种装置及/或制程参数以及规格。
91.接着方法200进行至步骤区块218，其中进行一回填制程。请参照图9a/图9b及图10a/图10b，在步骤区块218的一实施例中，使用回填制程形成一氮化层1002于装置300上方以及由扩散区边缘上连续性多晶硅(cpode)蚀刻制程所形成的沟槽904内。氮化层1002与此处所述的扩散区边缘上连续性多晶硅(cpode)蚀刻制程，通过沿主动边缘307进行扩散区边缘上连续性多晶硅(cpode)蚀刻制程以形成断开区域(沟槽904)，并用氮化层1002填充断开区域在第一主动区303以及第二主动区305之间提供一隔离区，包括位于第一栅极全绕式(gaa)装置309及第二栅极全绕式(gaa)装置311之间。在一些实施例中，氮化层1002包括sin。或者，在一些情况中，氮化层1002可包括sio2、氮氧化硅、fsg、低k值介电材料、其组合及/或所属技术领域已知的其他合适的材料。在各种示例中，氮化层1002可通过化学气相沉积(cvd)制程、次常压化学气相沉积(sacvd)制程、流动式化学气相沉积(flowable cvd)制程、原子层沉积(ald)制程、物理气相沉积(pvd)制程及/或其他合适的制程沉积。在一些情况下，在沉积氮化层1002之后，可进行化学机械研磨(cmp)制程，以去除多余的材料并平坦化装置300的上表面。
92.一般来说，半导体装置300可进一步进行处理，以形成所属技术领域中已知的各种特征部件以及区域。举例来说，后续处理可形成接触开口、接触金属以及各种接点(contact)/介层连接窗(via)/接线(line)以及多层内连接特征部件(例如，金属层以及层间介电层)于基底302上，用以连接各种特征部件以形成可包括一或多个多栅极装置的功能电路。在进一步的示例中，多层内连接可包括垂直内连接，例如介层连接窗或接点，以及水
平内连接，如金属接线。各种内连接特征部件可采用各种导电材料，包括铜、钨及/或硅化物。在一个示例中，镶嵌及/或双镶嵌制程用来形成与铜相关的多层内连接结构。再者，在方法200之前、期间以及之后可实施额外的制程步骤，根据方法200的各种实施例，上述的一些制程步骤可替换或移除。再者，尽管方法200已显示及说明为包括具有栅极全绕式(gaa)装置的装置300，然而将理解的是其他装置配置也是可行的。在一些实施例中，方法200可用于制造鳍式场效晶体管(finfet)装置或其他多栅极装置。
93.关于此处所提供的说明，公开的是用于进行扩散区边缘上连续性多晶硅(cpode)蚀刻制程而不损坏邻近一主动边缘的主动区的源极/漏极外延特征部件的结构以及相关方法。在一些实施例中，可形成一虚置栅极全绕式(gaa)结构于主动边缘处，而邻近主动区的源极/漏极外延特征部件设置于虚置栅极全绕式(gaa)结构的两侧。在扩散区边缘上连续性多晶硅(cpode)蚀刻制程之前，进行一金属栅极蚀刻制程，以从虚置栅极全绕式(gaa)结构中去除金属栅极层。在一些示例中，金属栅极蚀刻制程选择性去除金属栅极层，而未去除虚置栅极全绕式(gaa)结构的高k值介电层。金属栅极蚀刻制程可包括由氢氧化铵(nh4oh)、过氧化氢(h2o2)以及水(h2o)组合而成的湿式蚀刻。在金属栅极蚀刻制程之后，纳米线/纳米片通道以及内间隔层之间的虚置栅极全绕式(gaa)结构区域包括未去除的高k值介电层与设置于相邻主动区的源极/漏极特征部件旁边的界面层(化学氧化层)两者。因此，除界面层外，未去除的高k值介电层提供了另一层，以抵抗扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程，并有效地缓和至少在一些传统制程中所存在的薄弱点，如上所述。因此，在扩散区边缘上连续性多晶硅(cpode)干式蚀刻制程期间，将有效降低或排除对相邻的源极/漏极外延特征部件的损害。通过采用所公开的扩散区边缘上连续性多晶硅(cpode)蚀刻制程，扩大了扩散区边缘上连续性多晶硅(cpode)蚀刻制程容许度，且相邻主动区形成的晶体管的装置效能以及可靠度。所属技术领域的技术人员将很容易理解，此处所述的方法以及结构可应用于各种其他半导体装置，以在未偏离本公开范围的情况下从这些其他装置中有利地实现类似的好处。
94.因此，本公开的实施例的一说明一种半导体装置的制造方法，包括：提供具有多个通道层的一虚置结构、设置于通道层的相邻通道之间且位于通道层的一横向端点的一内间隔层，以及间隔开多个通道层且包括一栅极介电层及一金属层的一栅极结构。在一些实施例中，虚置结构设置于邻近一主动区的一主动边缘。在一些实施例中，上述方法还包括：进行一金属栅极蚀刻制程，以从栅极结构内去除金属层，而栅极介电层留置于一通道层
‑
内隔层界面。在各种实施例中，上述方法还包括：在进行金属栅极蚀刻制程后，进行一干式蚀刻制程，以形成沿主动边缘的一断开区域。在一些实施例中，设置在通道层
‑
内间隔层界面的栅极介电层防止了干式蚀刻制程损坏邻近主动区内的一源极/漏极特征部件。
95.在一些实施例中，栅极介电层包括一界面层及一高k值栅极介电层两者。在一些实施例中，进行金属栅极蚀刻制程包括进行一湿式蚀刻制程。再者，湿式蚀刻制程包括氢氧化铵(nh4oh)、过氧化氢(h2o2)及水(h2o)的组合。在一些实施例中，上述方法包括：在进行干式蚀刻制程后，进行一回填制程以在断开区域内形成一氮化层。在一些实施例中，栅极结构包括设置于栅极结构的一顶部的多个侧壁上的一间隔层，且其中留置于一通道层
‑
内间隔层界面的栅极介电层的量是对应于间隔层的一厚度。在一些实施例中，上述方法还包括：在进行一金属栅极蚀刻制程前，进行一硅(si)干式蚀刻制程，以去除设置于栅极结构上的一硅
层。在一些实施例中，虚置结构包括虚置栅极全绕式(gaa)结构。
96.在另一实施例中，说明一种半导体装置的制造方法，包括：制造一装置，其包括位于一第一主动区的一第一晶体管、位于一第二主动区的一第二晶体管以及位于第一主动区与第二主动区之间的一边界的一虚置晶体管。在一些实施例中，第一晶体管、第二晶体管以及虚置晶体管中各自包括设置于相邻通道层的表面上的一栅极介电层以及设置于栅极介电层上的一金属栅极层。在一些实施例中，上述方法还包括：形成一材料层于第一晶体管、第二晶体管以及虚置晶体管中各个上，并蚀刻一部分的材料层，以露出虚置晶体管。在各种实施例中，上述方法还包括：在露出虚置晶体管后，从虚置晶体管去除金属栅极层，而未从虚置晶体管去除栅极介电层。在一些实施例中，上述方法还包括：在从虚置晶体管去除金属栅极层后，形成一个穿过虚置晶体管的一第一沟槽于第一主动区及第二主动区之间的边界处。在一些实施例中，虚置晶体管的至少一部分的栅极介电层，沿着第一沟槽的侧壁设置，防止蚀刻位于第一主动区及第二主动区的各区内的源极/漏极特征部件。
97.在一些实施例中，第一晶体管、第二晶体管及虚置晶体管中各个包括设置于相邻通道层之间且相邻通道层的一横向端点的一内间隔层。再者，上述沿第一沟槽的侧壁设置的栅极晶体管的部分的栅极介电层设置于一通道层
‑
内间隔层界面。在一些实施例中，栅极介电层包括一界面层及设置于界面层上的一高k值栅极介电层。在一些实施例中，去除金属栅极层包括使用一湿式蚀刻制程去除金属栅极层，且其中湿式蚀刻制程包括氢氧化铵(nh4oh)、过氧化氢(h2o2)及水(h2o)的组合。在一些实施例中，上述方法还包括：在从虚置晶体管去除金属栅极层之前，进行一切割金属栅极制程，以切割设置于相邻鳍部之间一部份的金属栅极层，并形成一第二沟槽；以及进行一第一回填制程，以形成一第一氮化层于第二沟槽内，且电性隔离相邻鳍的部分的金属栅极层。再者，上述方法还包括：形成第一氮化物层于第二沟槽内后，蚀刻第一氮化物层及材料层的一部分以露出虚置晶体管。在一些实施例中，上述方法还包括：在形成第一沟槽后，进行一第二回填制程，以形成一第二氮化层于第一沟槽内。在一些实施例中，虚置晶体管的部分的栅极介电层相邻于第一沟槽，且位于虚置晶体管的栅极间隔层下方。
98.在本发明的另一实施例中，说明的是一种半导体装置，包括：一晶体管，设置于一主动区内，其中晶体管包括一源极/漏极特征部件。在一些实施例中，半导体装置还包括：一隔离区，设置于主动边缘，主动边缘定义于主动区的一边界处，其中隔离区包括一氮化物填充沟槽。在一些实施例中，半导体装置还包括：一沟槽侧壁区，设置于隔离区与源极/漏极特征部件之间并与的接触，其中沟槽侧壁区于隔离区与源极/漏极电特征部件之间提供分离，且沟槽侧壁区包括多个高k值栅极介电层部。
99.在一些实施例中，沟槽侧壁区还包括：多个纳米片通道层部以及多个内间隔层部，其中多个高k值栅极介电层部中各个配置于一纳米片通道层部
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内间隔层部界面处。在一些实施例中，晶体管包括一栅极全绕式(gaa)晶体管。
100.以上概略说明了本发明数实施例的特征部件，使所属技术领域中具有通常知识者对于本公开的型态可更为容易理解。任何所属技术领域中具有通常知识者应了解到可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中具有通常知识者也可理解与上述等同的结构并未脱离本公开的精神及保护范围，且可于不脱离本公开的精神及范围，当可作更动、替代
与润饰。