三维存储器及其制备方法与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及三维存储器 的结构及其制备方法。


背景技术：

2.目前，三维存储器通过栅极叠层结构提供选择晶体管和存储晶体 管的栅极层，通过沟道结构提供选择晶体管和存储晶体管的沟道层和 栅介质层。
3.三维存储器的制备过程涉及多道刻蚀、沉积和热处理工艺，由此 引发的晶圆翘曲问题有可能导致无法继续在机台中对晶圆进行加工。 为了缓解晶圆翘曲问题，技术人员通常需要对制程中生长的各层膜的 应力进行精细调节，或者在晶圆背面追加生长应力调节膜，以使晶圆 翘曲度符合工艺规格。然而，对各层膜应力的调节需要技术人员针对 不同的产品和制程进行相应调整和优化，这不但增加了工艺的复杂度， 而且对于晶圆翘曲的改善效果也很有限，而追加应力调节膜则额外增 加了生产成本，降低了产品的竞争力。
4.此外，为了形成栅极层，需要首先通过栅线缝隙对叠层结构中的 牺牲层进行刻蚀来形成栅极间隙。而在牺牲层被去除之后，作为存储 器主体部分的叠层结构的稳定性会极大地降低，并且随着叠层结构的 层数不断增加，甚至会出现主体结构的倒塌。


技术实现要素：

5.本技术提供可至少部分地解决现有技术中存在的上述问题的三维 存储器及其制备方法。
6.本技术一方面提供三维存储器，该存储器可以包括：位于衬底或 半导体层一侧的叠层结构；栅线隙结构，贯穿叠层结构；以及多个连 接结构，位于栅线隙结构上，并连接叠层结构分别位于栅线隙结构两 侧的部分，使得栅线隙结构的顶部部分分段。
7.在一个实施方式中，栅线隙结构可以沿着平行于衬底或半导体层 的第一方向延伸，并沿着平行于衬底或半导体层的与第一方向垂直的 第二方向以预定间隔平行排列，多个连接结构可以位于栅线隙结构中 的一个或多个上。在一个实施方式中，多个连接结构中的相邻的连接 结构可以在第二方向上彼此对准或彼此交错排列。在一个实施方式中， 多个连接结构中的位于同一栅线隙结构上的连接结构可以在第一方向 上以相同间隔均匀分布。在一个实施方式中，多个连接结构可以位于 由栅线隙结构中的相邻的两个栅线隙结构组成的组上，并且多个连接 结构中的相邻的连接结构可以在第二方向上彼此交错排列，多个连接 结构中的位于同一栅线隙结构上的连接结构可以在第一方向上以相同 间隔均匀分布，其中所述组可以通过一个其上未形成有连接结构的栅 线隙结构彼此间隔开。在一个实施方式中，连接结构可以包括绝缘材 料。在一个实施方式中，三维存储器还可以包括：多个沟道结构，贯 穿叠层结构，并且分布在栅线隙结构中的相邻的栅线隙结构之间。叠 层结构可以包括交替叠置的栅极层和绝缘层，并且栅极层与沟道结构 之间可以形成有阻挡层。在一个实施方式中，栅线隙结构可以包括绝 缘材料，使得栅极层分别位于栅线隙结构两侧
的部分彼此电绝缘。
8.本技术另一方面提供三维存储器的制备方法，该方法可以包括： 在衬底的一侧形成叠层结构；形成贯穿叠层结构的栅线缝隙；以及在 栅线缝隙的顶部区域中形成多个连接结构，以连接叠层结构分别位于 栅线缝隙两侧的部分，使得栅线缝隙的顶部区域分段。
9.在一个实施方式中，形成多个连接结构的步骤可以包括：在栅线 缝隙中设置填充物；在填充物的预设位置处形成凹槽，其中，凹槽的 深度小于栅线缝隙的深度；在凹槽中填充绝缘材料以形成连接结构； 以及去除填充物。在一个实施方式中，形成凹槽可以包括通过光刻方 法形成凹槽。在一个实施方式中，叠层结构可以包括交替叠置的牺牲 层和绝缘层，制备方法还可以包括：经由栅线缝隙去除牺牲层以形成 栅极间隙；形成阻挡层以覆盖栅极间隙的内壁和栅线缝隙的侧壁；在 栅极间隙的内壁上的阻挡层上形成栅极层；以及在栅线缝隙中形成栅 线隙结构。在一个实施方式中，填充物可以包括与牺牲层的材料相同 的材料。在一个实施方式中，去除填充物可以包括一并去除牺牲层。 在一个实施方式中，制备方法还可以包括：在栅线缝隙中的相邻的栅 线缝隙之间形成贯穿叠层结构的沟道结构。
附图说明
10.通过阅读参照以下附图所作的对非限制性实施方式的详细描述， 本技术的其它特征、目的和有益效果将会变得更加明显。在附图中：
11.图1是根据本技术示例性实施方式的三维存储器的示意性俯视图；
12.图2是根据本技术示例性实施方式的三维存储器的示意性截面图；
13.图3是根据本技术示例性实施方式的三维存储器的示意性俯视图；
14.图4是根据本技术示例性实施方式的三维存储器的制备方法的流 程图；
15.图5至图12是根据本技术示例性实施方式的三维存储器的制备 方法的工艺示意图；以及
16.图13至图19是根据本技术另一示例性实施方式的三维存储器的 制备方法的工艺示意图。
具体实施方式
17.以下将结合附图对本技术进行详细描述，本文中提到的示例性实 施方式仅用于解释本技术，并非用于限制本技术的范围。在说明书全 文中，相同的附图标记指代相同的元件。
18.在附图中，为了便于说明，已稍微调整部件的厚度、尺寸和形状。 附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大 致”、“大约”以及类似的用语用作表示近似，而非用作表示程度，并 且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的 固有偏差。
19.还应理解，表述“和/或”包括相关联的所列项目中的一个或多个 的任何和全部组合。诸如“包括”、“包括有”、“具有”、“包含”和/或
ꢀ“
包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示 存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、 元件、部件和/或它们的组合的存在或添加。此外，当诸如“...中的至 少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而 非仅仅修饰列表中的单独元件。当
描述本技术的实施方式时，使用“可
”ꢀ
表示“本技术的一个或多个实施方式”。并且，用语“示例性”旨在指 代示例或举例说明。
20.另外，在本技术中当使用“连接”、“覆盖”和/或“在
…
上形成
”ꢀ
等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有 明确的其它限定或者能够从上下文推导出。
21.除非另外限定，否则本文中使用的所有措辞(包括技术术语和科 技术语)均具有与本技术所属领域中普通技术人员的通常理解相同的 含义。此外，除非本技术中有明确的说明，否则在常用词典中定义的 词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义， 而不应以理想化或过于形式化的意义进行解释。
22.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施 方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾， 否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序， 而是可以任意顺序执行或并行地执行。下面将参考附图并结合实施方 式来详细说明本技术。
23.图1是根据本技术示例性实施方式的三维存储器的示意性俯视图。 图2a至图2d分别为沿着图1中的线aa’、线bb’、线cc’和线dd
’ꢀ
截取的示意性截面图。
24.参照图1和图2，根据本技术示例性实施方式的三维存储器10包 括：
25.衬底100，包括单晶硅(si)、单晶锗(ge)、iii
‑
v族化合物半导 体、ii
‑
vi族化合物半导体或本领域中已知的其它半导体材料中的至少 一种；
26.叠层结构110，包括交替叠置的多个栅极层111和多个绝缘层112， 其中，栅极层111包括但不限于钨(w)，绝缘层112包括但不限于氧 化硅(sio
x
),并且叠层结构110的层数不限于图2中所示的层数，而 是可以根据需要另外设置，例如，32层、64层、128层等；
27.多个栅线隙结构120，贯穿叠层结构110，并且沿着平行于衬底 100的第一方向(例如，图1中的x方向)延伸，且沿着平行于衬底 100的与第一方向垂直的第二方向(例如，图1中的y方向)以预定 间隔d(参照图1)平行排列；
28.多个连接结构130，包括但不限于氧化物，位于至少一个栅线隙 结构120上，并连接叠层结构110分别位于至少一个栅线隙结构120 两侧的部分，使得至少一个栅线隙结构120的顶部部分分段；
29.多个沟道结构140，贯穿叠层结构110，并且分布在相邻的栅线隙 结构120之间，提供选择晶体管沟道层和介质层以及存储晶体管的沟 道层、介质层和电荷存储层；
30.顶部选择栅隔离结构150，位于栅线隙结构120之间，沿着第一 方向(例如，图1中的x方向)延伸，并将栅极层111中顶部的至少 一层分隔为多个顶部选择栅分区f(参照图1)；以及
31.阻挡层160，包括但不限于高介电常数材料，位于栅极层111与 沟道结构140之间，应理解，在其它实施方式中，可以省略阻挡层160。
32.如图1和图2所示，叠层结构110分别位于栅线隙结构120两侧 的部分通过栅线隙结构120、或者栅线隙结构120和连接结构130彼 此电绝缘，并且因此叠层结构110被划分为多个存取区m(参照图1)。 多个连接结构130设置在一个或多个栅线隙结构120的不同位置上， 由于连接结构130连接叠层结构110位于其两侧的部分，因此可以在 后续制备过程中起到加固作用，缓解晶圆翘曲问题，并防止叠层结构 随着层数不断增加而可能出现倒塌。
33.图3为根据本技术示例性实施方式的三维存储器的示意性俯视图， 其示出了连接结构130可选位置的示例。
34.参照图3，相邻的连接结构130在第二方向(例如，图3中的y方 向)上可以彼此对准或者彼此交错排列。位于同一栅线隙结构120上 的连接结构130在第一方向(例如，图3中的x方向)上可以以相同 的间隔均匀分布。应当理解，连接结构130的位置不限于图1和图3 中所示的位置，而是可以有多种布置方式。例如，连接结构130的布 置方式可以使得形成栅极间隙(将在以下描述)的刻蚀工艺窗口得到 优化。例如，参照图3e，在优选的实施方式中，连接结构130可以设 置在相邻的两个栅线隙结构120’上，相邻的连接结构130可以在第二 方向(例如，图3中的y方向)上彼此交错排列，位于同一栅线隙结 构120’上的连接结构130可以在第一方向(例如，图3中的x方向) 上以相同的间隔均匀分布，并且由所述两个栅线隙结构120’组成的组 通过一个其上未形成有连接结构130的栅线隙结构120”彼此间隔开。 应理解，在图3e中，仅出于区分目的而将栅线隙结构120划分为两组 (栅线隙结构120’和栅线隙结构120”)。在这种情况下，由于可以在 起到支承作用的同时尽可能少、且均匀地设置连接结构130，因此保 证了相对大的操作窗口和相对小的应力以及操作中主体叠层结构的平 衡性。
35.图4是根据本技术示例性实施方式的三维存储器的制备方法的流 程图。如图4所示，制备方法1000包括以下步骤：
36.s1，在衬底的一侧形成叠层结构；
37.s2，形成贯穿叠层结构的栅线缝隙；以及
38.s3，在栅线缝隙的顶部区域中形成多个连接结构，以连接叠层结 构分别位于栅线缝隙两侧的部分，使得栅线缝隙的顶部区域分段。
39.以下将结合图5至图12详细说明上述制备方法1000的各个步骤 的具体工艺。
40.图5是根据本技术示例性实施方式形成栅线缝隙170后的三维存 储器的截面示意图，其中，图5a至图5d分别为沿着图1中的线aa’、 线bb’、线cc’和线dd’截取的示意性截面图。参照图5，在衬底100 的一侧形成叠层结构110’(步骤s1)可以包括采用诸如原子层沉积 (atomic layer deposition，ald)、物理气相沉积(physical vapordeposition，pvd)或化学气相沉积(chemical vapor deposition，cvd) 等的沉积工艺，在衬底100的一侧上形成叠层结构110’。其中，衬底 100包括但不限于单晶硅(si)、单晶锗(ge)、iii
‑
v族化合物半导体、 ii
‑
vi族化合物半导体或本领域中已知的其它半导体材料中的至少一 种。叠层结构110’包括交替叠置的多个绝缘层112和多个牺牲层113。 绝缘层112包括但不限于氧化硅(sio
x
)，牺牲层113包括但不限于氮 化硅(sin
x
)。
41.在实施方式中，在形成叠层结构110’之后，还可以包括形成贯穿 叠层结构110’的沟道结构140的步骤。可以采用各向异性刻蚀(例如， 诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等的干法刻 蚀)并通过控制刻蚀时间，在预定位置处形成贯穿叠层结构110’的多 个沟道孔，并在沟道孔内形成沟道结构140。
42.形成贯穿叠层结构110’的多个栅线缝隙170(步骤s2)可以包括 采用各向异性刻蚀(例如，诸如离子铣刻蚀、等离子刻蚀、反应离子 刻蚀、激光烧蚀等的干法刻蚀)并通过控制刻蚀时间，在预定位置处 形成贯穿叠层结构110’的多个栅线缝隙170。多个栅线缝隙170沿着 平行于衬底100的第一方向(例如，图1中的x方向)延伸，且沿着 平行于衬底100的与
原物与诸如六氟化钨(wf6)等的钨源，以使二者进行反应。在反应过 程中，形成薄钨层和氢气。该薄钨层可作为后续大量沉积钨的种子层。 以甲矽烷(sih4)为例，具体反应过程如下：
48.3sih4 2wf6→
2w(s) 3sif4 6h249.之后，可主要通过氢气(h2)还原六氟化钨(wf6)来沉积栅极层 111，具体反应过程如下：
50.wf6 3h2→
w(s) 6hf
51.由于上述实施方式采用非选择性的毯覆式方法沉积黏合层114和 栅极层111，因此在沉积之后还包括去除黏合层114和栅极层111位 于栅极间隙外的部分。其中，可以通过湿法刻蚀(例如，通过高温混 合酸)将黏合层114和栅极层111位于栅极间隙外的部分去除。可选 地，在其它实施方式中，可以通过含氧退火，在栅极层111被暴露的 表面处形成氧化钨，再通过酸溶液将氧化钨去除，并采用对黏合层114 和栅极层111具有高选择比的刻蚀溶液，将位于栅极间隙外的黏合层 114和栅极层111以及栅极间隙内的部分黏合层114和栅极层111去 除，最终在栅极间隙中形成内陷，如图2所示，但实施方式不限于此。 例如，在其它实施方式中，刻蚀后的黏合层114和栅极层111可以与 栅线缝隙170(参照图5)的侧壁对齐，而不形成内陷。
52.随后，可以在栅线缝隙170(参照图5)中形成栅线隙结构120(参 照图2)。在一个实施方式中，栅线隙结构120可以包括绝缘材料。形 成包括绝缘材料的栅线隙结构120的步骤可以包括：首先在较低温度 (例如，约50℃)下通过诸如ald的沉积工艺进行沉积，然后将温 度升高至较高温度(例如，约300℃)进行沉积以形成栅线隙结构120， 但实施方式不限于此。例如，上述沉积栅线隙结构120的整个工艺可 在较低温度(例如，约50℃)下进行。在另一实施方式中，栅线隙结 构120可以包括共源极(未示出)，其中，共源极可以包括但不限于金 属钨(w)。共源极可以用于与沟道结构中的沟道层连接，从而将沟道 结构的源极从叠层结构的顶部引出。
53.随后，可以在栅线隙结构120之间，沿着第一方向(例如，图1 中的x方向)形成顶部选择栅隔离结构150(参照图1)，以将栅极层 111(参照图2)中顶部的至少一层分隔为多个顶部选择栅分区f(参 照图1)。
54.根据上述示例性实施方式的三维存储器的制备方法1000可以应 用于制备基于xtacking架构的三维存储器。基于xtacking架构的三维 存储器可以包括用于形成存储阵列的第一晶圆和用于形成外围电路的 第二晶圆。在分别制备完成后，第一晶圆和第二晶圆可以通过键合彼 此连接，并且第一晶圆或第二晶圆的背侧(即未形成存储阵列或外围 电路的一侧)可以用于形成后段制程结构。根据上述示例性实施方式 的三维存储器的制备方法1000可以用于形成第一晶圆中的包括存储 阵列的核心区域。
55.根据本技术另一示例性实施方式的基于xtacking架构的三维存储 器的制备方法2000可以包括：
56.s4，形成包括具有存储单元的核心区域和台阶区域的第一晶圆；
57.s5，将第一晶圆连接到包括外围电路的第二晶圆；以及
58.s6，在第一晶圆远离第二晶圆的一侧形成与沟道结构中沟道层连 接的半导体层，以实现与外部控制电路的电信号传输。
59.图13至图19是根据本技术另一示例性实施方式的三维存储器的 制备方法的工艺
示意图。以下将参照图13至图19对制备方法2000进 行详细说明。由于制备方法1000和制备方法2000的不同之处在于形 成栅线隙结构120之后的步骤，因此在以下描述中将省略重复的描述。
60.参照图13，第一晶圆20可以包括具有作为存储单元的沟道结构 140、栅线隙结构120和连接结构130(未示出，参照图2)的核心区 域a和包括贯穿通道210、导电通道220和虚拟沟道结构230的台阶 区域s。沟道结构140由外向内可以依次包括功能层240和沟道层250。 功能层240可以具有ono(氧化硅
‑
氮化硅
‑
氧化硅)结构，但是实施 方式不限于此。沟道层250可以包括诸如非晶硅、多晶硅、单晶硅等 的半导体材料。沟道结构140中的功能层240和沟道层250与叠层结 构110中每个栅极层111对应的部分以及每个栅极层111共同形成存 储单元。栅极层111可以对应于存储单元的控制端。沟道结构140中 的多个存储单元在垂直于衬底100的方向上串联排列，并且共享沟道 层250。贯穿通道210可以贯穿台阶区域s中与叠层结构110对应的 部分。贯穿通道210可以包括诸如钨、钴、铜、铝或者掺杂的半导体 材料等导电材料，用于在第一晶圆20与第二晶圆30键合之后，传递 两个晶圆之间的电信号以及实现两个晶圆的电信号与外部控制电路的 交互。导电通道220可以沿着垂直于衬底100的方向延伸至栅极层111， 使得其一端与相应的栅极层111接触。导电通道220可以包括诸如钨、 钴、铜、铝或其任意组合等的导电材料。虚拟沟道结构230可以贯穿 台阶区域s中与叠层结构110对应的部分并延伸至衬底100中。虚拟 沟道结构230可以包括绝缘材料，并且用于提供支承。形成包括具有 存储单元的核心区域a和台阶区域s的第一晶圆20(步骤s4)可以 包括：通过包括制备方法1000的方法形成具有连接结构130(参照图 2)、栅线隙结构120、沟道结构140的核心区域a；以及形成包括贯 穿通道210、导电通道220和虚拟沟道结构230的台阶区域s。形成台 阶区域s的方法可以为由本领域技术人员理解的任何技术手段，并且 在本文中不再赘述。此外，形成第一晶圆20(步骤s4)还可以包括在 叠层结构110远离衬底100的一侧形成多个互连结构260。互连结构 260可以包括沿着垂直于衬底100的方向延伸的互连通道和沿着平行 于衬底100的方向延伸的互连线(未示出)。互连结构260可以包括诸 如钨、钴、铜、铝或者其任意组合等的导电材料，并且用于传递通往 和来自第二晶圆30的电信号。
61.参照图14，第二晶圆30可以包括形成于其内部的外围电路。外 围电路可以包括诸如金属氧化物半导体场效应晶体管(mosfet)、双 极型晶体管(bjt)、二极管、电阻器、电感器和电容器等任何适合的 半导体器件。这些器件可以组成支持沟道结构140实现各种功能的数 字、模拟和/或数字模拟混合的电路模块。第二晶圆30可以在上述形 成第一晶圆20的工艺过程中同步形成，从而使二者并行地加工，进而 提高生产效率。第二晶圆30可以包括互连结构260’，用于传递通往和 来自第一晶圆20的电信号。互连结构260’可以具有与互连结构260相 似的结构和材料。将第一晶圆20连接到第二晶圆30(步骤s5)可以 包括通过键合连接方式使第一晶圆20的远离衬底100的一侧(具有互 连结构260的一侧)与第二晶圆30的具有互连结构260’的一侧结合， 并且可以通过对准作为键合接触点的连接结构260与连接结构260’来 定位第一晶圆20和第二晶圆30，从而使二者在对准的键合接触点处 电连接，即可以使第一晶圆20中的沟道结构140和贯穿通道210等结 构与第二晶圆30中的外围电路电联接。
62.在键合连接之后，可以对第一晶圆20的远离第二晶圆30的一侧 进行处理，以形成
与沟道结构140中的沟道层250连接的半导体层(步 骤s6)。参照图14，第一晶圆20还可以包括位于衬底100和叠层结构 110之间的第一停止层270、置换层280、第二停止层290和多晶硅层 300，但是实施方式不限于此。第一停止层270和第二停止层290可以 包括但不限于氧化硅。置换层280可以包括但不限于多晶硅。
63.参照图15，可以通过刻蚀工艺或化学机械抛光(cmp)工艺去除 衬底100以及虚拟沟道结构230延伸至衬底100中的部分。该去除工 艺可以停止于第一停止层270，使得第一停止层270暴露。应理解， 在一些实施方式中，可以省略第一停止层270，并且可以例如通过控 制刻蚀时间或者刻蚀速率等工艺参数来去除衬底100，以暴露置换层 280。参照图16，可以采用刻蚀工艺去除第一停止层270的与沟道结 构140对应以及与贯穿通道210对应的部分，以暴露置换层280的相 应部分。第一停止层270的未被去除的部分可以分别与虚拟沟道结构 230和栅线隙结构120对应。参照图17，在实施方式中，可以采用多 道刻蚀工艺去除置换层280与沟道结构140以及与贯穿通道210对应 的部分、沟道结构140中功能层240延伸至第二停止层290和置换层 280中的部分、第一停止层270的剩余部分、第二停止层290与沟道 结构140对应的部分、以及第二停止层290和多晶硅层300与贯穿通 道210对应的部分，以暴露沟道层250和贯穿通道210。应理解，对 第一晶圆20的远离第二晶圆30的一侧进行处理以暴露沟道层250和 贯穿通道210的步骤不限于上述步骤。
64.参照图18，可以采用沉积工艺在叠层结构110上形成半导体层 310，使得半导体层310覆盖并包围沟道结构140、覆盖与虚拟沟道结 构230对应以及与栅线隙结构120对应的置换层280的表面。可选地， 可以采用例如cmp工艺对半导体层310的表面进行平坦化处理。半 导体层310可以与沟道层250接触以实现电连接，并且可以作为沟道 结构140的共源极区域。可以采用例如离子注入工艺和激光退火工艺 在沟道层250的靠近半导体层310的部分形成掺杂区320。掺杂区320 在垂直于半导体层310的方向上的高度可以大于至少一个栅极层111 所在的高度。沟道层250的掺杂区320和对应的功能层240可以用于 形成底部选择晶体管，并且通过调整掺杂区320的掺杂浓度可以使底 部选择晶体管具有不同的阈值电压。
65.参照图19，可以通过刻蚀工艺去除半导体层310与贯穿通道210 对应的部分。可以通过沉积工艺在去除半导体层310与贯穿通道210 对应的部分形成的空间中填充绝缘材料330。绝缘材料330可以包括 但不限于氧化硅、氮化硅和氮氧化硅。绝缘材料330可以覆盖半导体 层310。接下来，可以采用例如光刻和刻蚀工艺以及沉积工艺形成与 贯穿通道210接触的第一触点340以及与半导体层310接触的第二触 点350。第一触点340和第二触点350的材料可以包括诸如钨、钴、 铜、铝或者其组合等的导电材料。第一触点340和第二触点350可以 分别作为贯穿通道210和半导体层310的电连接结构，以与外部控制 电路实现电信号传输。
66.综上所述，与现有技术相比，本技术的至少一个实施方式具有以 下至少一个有益效果：
67.(1)通过在栅线隙结构上设置连接并固定叠层结构的顶部的多个 连接结构，增加了器件在制程过程中的结构稳定性，缓解了由于多道 刻蚀、沉积和热处理工艺所产生的晶圆翘曲问题，并防止叠层结构随 着层数不断增加而可能出现的倒塌；
68.(2)通过在栅极层和沟道结构之间设置阻挡层，降低了制备过程 中沟道结构与栅
极层连通的风险，并且因此栅线隙结构的厚度可以降 低，使得在相同存储量的情况下芯片尺寸降低；
69.(3)操作不受叠层结构的层数限制，且无需增加额外的制程，只 需在现有的工艺步骤中修改和设计版图，因此工艺窗口大、实施成本 低。
70.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。 本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上 述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术 构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的 其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类 似功能的技术特征进行互相替换而形成的技术方案。