一种改善MOSFET雪崩特性的方法及其器件与流程

一种改善mosfet雪崩特性的方法及其器件
技术领域
1.本发明涉及半导体制备技术领域，具体涉及一种改善mosfet雪崩特性的方法及其器件。


背景技术：

2.金属
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氧化物半导体场效应晶体管，简称金氧半场效晶体管mosfet(metal
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oxide
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semiconductor field
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effect transistor)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field
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effect transistor)。mosfet功率器件是将微电子技术和电力电子技术融合起来的新一代功率半导体器件。因其具有输入阻抗高、开关速度快、输出电流大和热稳定性好、安全工作区宽等特点，在电源保护、电源开关、dc/dc变换器和同步整流等电子设备中得到广泛应用。mosfet功率器件作为能源管理的核心控制单元，由于具有良好的电学特性和低廉的成本，因而广泛应用在汽车电子、消费电子以及航空航天等领域。在各种高电应力系统中，除了要求mosfet功率器件具有更低的损耗外，还要求其具有更高的可靠性。
3.非箝位感性开关(unclamped inductive switching，uis)能力是功率器件一项非常重要的参数，通常在非钳位的感性回路中，用来描述功率器件承受雪崩击穿条件下电流的能力(avalanche current)或承受感性负载能量的能力(avalanche energy)。由于在uis测试条件下，存储在电感中的能量在关断瞬间全部由mosfet功率器件释放，器件在承受高压和大电流的情况下极容易失效，并且这种失效通常是不可逆的，因此mosfet功率器件的uis能力会影响到器件的安全工作区(soa)及使用寿命。因此，器件的抗uis失效能力通常是衡量功率器件可靠性的重要指标，而雪崩耐量则是衡量抗uis能力的重要参数。
4.对于mosfet功率器件n

源区与p型体区(p body)来说，尽管源区与p型体区(p body)在电位上进行短接，但因为有不可避免的基极电阻存在，在大电流流过时依然会产生源区与p型体区之间的电势差，一旦该电势差超过越传统意义上的0.7v，p基体区与源区的体二极管就会正偏，mosfet功率器件体内有一个天然的寄生三极管(bjt)，从而导致寄生三极管(bjt)栓锁导通，使得电流迅速增大，结温的急剧上升打破了器件的热平衡，最终导致器件雪崩失效。
5.为了防止天然的寄生三极管(bjt)的开启，通常是减小p型体区的寄生电阻；可以通过增大p型体区的浓度或者注入p离子的方式。但是传统的提高p型体区的浓度或者注入p离子的方式，都会影响到器件的沟道浓度，从而影响器件的阈值电压和击穿电压等参数，导致器件的开关耗损变大。
6.因此对于mosfet功率器件产品来说，如何提高雪崩耐量对于功率器件的稳定性就显得相当重要。


技术实现要素：

7.本发明所要解决的技术问题是提供一种mosfet改善功率器件雪崩特性的方法，增加p型体区注入浓度情况下，减小p型体区电阻，但不影响沟道浓度，极大的提高器件雪崩特
性的同时，使得器件其它特性保持不变，该工艺简单、成本低。
8.为了解决上述技术问题，本发明采用的技术方案为：本发明提供一种改善mosfet雪崩特性的方法，其特征在于，包括如下步骤：
9.s1、提供一半导体衬底，所述半导体衬底上设有外延片，在所述外延片上生长一层栅极氧化层；
10.s2、在所述栅极氧化层上淀积一层多晶硅层,在多晶硅层的表面涂光刻胶，采用刻蚀机进行刻蚀，形成第一沟槽；
11.s3、定义p型体区，将多晶硅层增加一层光罩；
12.s4、采用离子注入工艺在所述p型体区内注入p型离子后退火；
13.s5、采用离子注入工艺注入n型离子后退火形成n

源区；
14.s6、在所述多晶硅层上表面沉积一绝缘介质层；
15.s7、在所述绝缘介质层进行孔刻蚀形成第二沟槽；
16.s8、在所述绝缘介质层上表面沉积正面金属层，引出源极。
17.进一步的，所述步骤s1中，外延片的掺杂浓度低于半导体衬底的掺杂浓度。
18.进一步的，所述s1步骤中，所述栅极氧化层材质为氧化硅。
19.进一步的，所述s1步骤中，采用热氧化工艺形成所述栅极氧化层。
20.进一步的，所述s2步骤中，采用光刻刻蚀工艺形成所述第一沟槽，所述第一沟槽横向间隔设置。
21.进一步的，所述s4步骤中，所述p型离子为硼离子；所述退火工艺为炉管退火工艺。
22.进一步的，所述s5步骤中，所述n型离子为磷离子或砷离子；所述退火工艺为炉管毫秒退火工艺。
23.本发明还提供一种器件，其包括上述的一种改善mosfet雪崩特性的方法制成的mosfet功率器件。
24.本发明的有益效果在于：本发明通过定义p型体区，将增加一层光罩，从而可以在增加p型体区注入掺杂浓度情况下，有利于降低寄生bjt基区的电阻；本发明在形成p型体区前，通过设置光罩工艺增加p型离子的注入，进一步增加了寄生bjt基区的掺杂浓度，也可以令寄生bjt基区电阻显著降低。减小p型体区电阻，但不影响沟道浓度，因此可以极大的提高器件雪崩特性的同时，使得器件其它特性保持不变，工艺简单、成本低。本发明对基于各种半导体材料制作的mosfet及其派生器件皆适用，p型或n型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，本发明所公开的制造方法，是在未改变mosfet功率器件面积的前提下，也未增加退火作业次数的情况下而设计的。达到了降低寄生bjt基区电阻、不显著增加制造成本、提高mosfet器件uis能力的目的。
附图说明
25.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
26.图1为一种改善mosfet雪崩特性的方法步骤s1及s2中形成栅极氧化层及多晶硅层
结构示意图；
27.图2为一种改善mosfet雪崩特性的方法步骤s2中刻蚀多晶硅层示意图；
28.图3为一种改善mosfet雪崩特性的方法步骤s3中定义p型体区示意图；
29.图4为一种改善mosfet雪崩特性的方法步骤s4中p型体区离子注入示意图；
30.图5为一种改善mosfet雪崩特性的方法步骤s4中p型体区离子注入后退火示意图；
31.图6为一种改善mosfet雪崩特性的方法步骤s5中形成n

源区示意图；
32.图7为一种改善mosfet雪崩特性的方法步骤s6中沉积绝缘介质层示意图；
33.图8为一种改善mosfet雪崩特性的方法步骤s7中孔刻蚀示意图；
34.图9为一种改善mosfet雪崩特性的方法步骤s8沉积正面金属层示意图；
35.图10为一种改善mosfet雪崩特性的方法工艺流程图。
36.标号说明：
37.10、半导体衬底；
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20、外延片；
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21、栅极氧化层；
38.22、多晶硅层；
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23、第一沟槽；
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24、光罩；
39.25、p型体区；
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26、n

源区；
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27、绝缘介质层；
40.28、第二沟槽；
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29、正面金属层。
具体实施方式
41.下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
42.在本发明的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
43.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
44.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
45.如图1
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10所示，本发明实施例提供一种改善mosfet雪崩特性的方法，包括如下步骤：
46.如图1所示，本实施例中，s1、提供一半导体衬底10，所述衬底上设有外延片20，在所述外延片上生长一层栅极氧化层21。半导体衬底10的材料可以为硅，还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，半导体衬底10还能够为绝缘体上的硅衬底或者绝
缘体上的锗衬底等其他类型的衬底。半导体衬底10的材料可以是适宜于工艺需要或易于集成的材料。半导体衬底10可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底10还可为绝缘体上硅(soi)衬底、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s
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sigeoi)、绝缘体上锗化硅(sigeoi)、绝缘体上锗(geoi)、硅上外延层结构的衬底或化合物半导体衬底。堆积和沉淀硬质掩蔽层，淀积形成栅极氧化层。
47.如图1及图2所示，本实施例中，s2、在所述栅极氧化层21上淀积一层多晶硅层22,在多晶硅层的表面涂光刻胶，采用刻蚀机进行刻蚀，形成第一沟槽23。mosfet的临界电压(threshold voltage)主要由栅极与通道材料的功函数(work function)之间的差异来决定，而因为多晶硅本质上是半导体，所以可以藉由掺杂不同极性的杂质来改变其功函数。更重要的是，因为多晶硅和衬底作为通道的硅之间能隙(bandgap)相同，因此在降低pmos或是nmos的临界电压时可以藉由直接调整多晶硅的功函数来达成需求。
48.如图3所示，本实施例中，定义p型体区25，将多晶硅层增加一层光罩24，光罩24为在硬掩膜层的表面形成一层光刻胶，在光刻胶层的表面形成p型体区图案，使用刻蚀气体并根据p型体区图案进行刻蚀，之后用药液清洗残余的光刻胶。通过增加一层光罩24，从而可以在增加p型体区注入浓度情况下，减小p基体电阻，但不影响沟道浓度，可以在极大的提高mosfet器件雪崩特性的同时，使得器件其它特性保持不变。
49.如图4及图5所示，本实施例中，s4、采用离子注入工艺在所述p型体区25注入p型离子后退火。在较低的温度下将p型离子掺入到外延片p型体区25内，精确控制掺入p型离子的浓度分布和注入深度。能实现大面积均匀掺杂，而且重复性好。
50.如图6所示，本实施例中，s5、采用离子注入工艺注入n型离子及退火形成n

源区26。采用离子注入工艺，在较低的温度下掺入，精确控制掺入离子的浓度分布和注入深度。能实现大面积均匀掺杂，而且重复性好。
51.如图7所示，本实施例中，s6、在所述栅极氧化层上表面沉积一绝缘介质层27；绝缘介质层27的材料可以为氧化硅(sio2)、氮化硅(si3n4)和氮氧化硅(sion)等，因为氧化硅(sio2)与硅半导体衬底的结合性能更好，优选为氧化硅(sio2)。
52.如图8所示，本实施例中，s7、在所述绝缘介质层进行孔刻蚀，形成第二沟槽28；
53.如图9所示，本实施例中，s8、在所述绝缘介质层上表面沉积正面金属层29，引出源极。对金属层进行平坦化工艺，增加对金属层利用微波热处理进行热氧化工艺，以使在金属层的裸露表面上形成一层金属氧化层，该层金属氧化层不仅可阻止空气中的氧气进入金属电极的主体金属层而使主体金属层继续氧化，对应的具有金属氧化层厚度一致，金属电极的接触电阻一致，进而器件的一致性好的优点；且可阻止金属电极的主体金属层向上扩散的路径，对应的具有可增强栅极控制能力的优点。
54.进一步的，所述步骤s1中，外延片20的掺杂浓度低于半导体衬底的掺杂浓度。
55.进一步的，所述s1步骤中，采用光刻刻蚀工艺形成所述第一沟槽，所述第一沟槽横向间隔设置。
56.进一步的，所述s2步骤中，所述栅极氧化层材质为氧化硅。
57.进一步的，所述s2步骤中，采用热氧化或淀积工艺形成所述栅极氧化层。
58.进一步的，所述s4步骤中，所述p型离子为硼离子；所述退火工艺为炉管退火工艺。对于n型功率mosfet器件，通过注入硼元素离子可以提升单胞结构的耐压；对于p型功率
mosfet器件，通过注入硼元素离子可以降低单胞结构的耐压。
59.进一步的，所述s5步骤中，所述n型离子为磷离子或砷离子；所述炉管工艺为毫秒退火工艺。对于n型功率mosfet器件，通过注入磷元素离子或砷离子可以降低单胞结构的耐压；对于p型功率mosfet器件，通过注入磷元素离子或砷离子可以提升单胞结构的耐压。通过注入的方法实现整个器件耐压的降升的同时，器件的导通电阻会得到降低。
60.本发明还提供一种器件，其包括上述的一种改善mosfet雪崩特性的方法形成的mosfet功率器件。
61.综上所述，传统的mosfet功率器件制作方法在多晶硅刻蚀后直接进行p型体区注入；没有单独定义p型体区，因此后续的p型注入时的浓度会受限，从而p型体区的bjt基区寄生电阻无法降低，否则会影响到沟道的浓度，从而影响到器件其它参数特性。
62.本发明提供的一种改善mosfet雪崩特性的方法及其器件，通过增加一层光罩，单独定义p型体区从而可以在增加p型体区注入掺杂浓度情况下，有利于降低寄生bjt基区的电阻；本发明在形成p型体区前，通过设置光罩工艺增加p型离子的注入进一步增加了寄生bjt基区的掺杂浓度，也可以令寄生bjt基区电阻显著降低。减小p型体区电阻，但不影响沟道浓度，因此可以极大的提高器件雪崩特性的同时，使得器件其它特性保持不变，工艺简单、成本低。本发明对基于各种半导体材料制作的mosfet及其派生器件皆适用，p型或n型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，本发明所公开的制造方法，是在未改变mosfet功率器件面积的前提下，也未增加退火作业次数的情况下而设计的，达到了降低寄生bjt基区电阻、不显著增加制造成本、提高mosfet器件uis能力的目的。
63.以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。