包含具有至少部分地环绕第二含金属材料并且具有不同于第二含金属材料的结晶度的结晶度的第一含金属材料的字线的组合件的制作方法

包含具有至少部分地环绕第二含金属材料并且具有不同于第二含金属材料的结晶度的结晶度的第一含金属材料的字线的组合件
1.相关专利数据
2.本专利主张2019年4月15日申请的第16/383,862号美国专利申请案的优先权，所述专利申请案的公开内容以引用的方式并入本文中。
技术领域
3.本发明涉及包含具有第一含金属材料的字线的组合件(例如，nand存储器架构)，所述第一含金属材料至少部分地环绕第二含金属材料并且具有不同于第二含金属材料的结晶度的结晶度。


背景技术：

4.存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可使bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
5.nand可以是快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
6.在具体地描述nand之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1示出现有技术装置1000的框图，其包含与存取线1004(例如，传导信号wl0到wlm的字线)和第一数据线1006(例如，传导信号bl0到bln的位线)一起布置成行和列的多个存储器单元1003的存储器阵列1002。存取线1004和第一数据线1006可用于传送信息进出存储器单元1003。行解码器1007和列解码器1008解码地址线1009上的地址信号a0到ax以确定将存取存储器单元1003的哪些存储器单元。感测放大器电路1015用以确定从存储器单元1003读取的信息的值。i/o电路1017在存储器阵列1002和输入/输出(i/o)线1005之间传送信息值。i/o线1005上的信号dq0到dqn可表示从读取或将写入到存储器单元1003中的信息的值。其它装置可通过i/o线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制将对存储器单元1003执行的存储器操作，并且使用控制线1020上的信号。装置1000可接收分别在第一供应线1030和第二供应线1032上的供应电压信号vcc和vss。装置1000包含选择电路1040和输入/输出(i/o)电路1017。选择电路1040可经由i/o电路1017对信号csel1到cseln作出响应，以选择第一数据线1006和第二数据线1013上可表示将从存储器单元1003读取或将编程到存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的a0到ax地址信号，选择性地激活csel1到cseln信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间提供存储器阵列1002和i/o电路1017之间的通信。
7.图1的存储器阵列1002可为nand存储器阵列，且图2示出可用于图1的存储器阵列1002的三维nand存储器装置200的框图。装置200包括多串电荷存储装置。在第一方向(z
‑
z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二排(tier)(例如，tier0
‑
tier31)中的一个。相应串的电荷存储装置可共享共同沟道区，例如形成在相应半导体材料(例如多晶硅)柱中的共同沟道区，电荷存储装置串围绕所述半导体材料柱形成。在第二方向(x
‑
x')上，多串中的每个第一群组(例如十六个第一群组)可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(cg)线”，也被称为字线wl)的八串。存取线中的每一个可耦合层内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层次)的电荷存储装置可在逻辑上分组成例如两页，例如p0/p32、p1/p33、p2/p34等。在第三方向(y
‑
y')上，多串中的每个第二群组(例如八个第二群组)可包括由八个数据线中的对应数据线耦合的十六串。存储器块的大小可包括1024页且共约16mb(例如，16wl
×
32排
×
2位＝1024页/块，块大小＝1024页
×
16kb/页＝16mb)。串、排、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所示出的那些数目更大或更小。
8.图3示出图2的3d nand存储器装置200的存储器块300在x
‑
x'方向上的横截面视图，包含相对于图2所描述的串的十六个第一群组中的一个中的十五串电荷存储装置。多个串的存储器块300可被分组成多个子集310、320、330(例如，拼片列)，例如拼片列
i
、拼片列
j
和拼片列
k
，其中每个子集(例如，拼片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(sgd)线340可耦合到多个串的sgd。举例来说，全局sgd线340可经由多个(例如，三个)子sgd驱动器332、334、336中的对应子sgd驱动器耦合到多个(例如，三个)子sgd线342、344、346，其中每个子sgd线对应于相应子集(例如，拼片列)。子sgd驱动器332、334、336中的每个子sgd驱动器可独立于其它部分块的串的sgd而同时耦合或切断对应部分块(例如，拼片列)的串的sgd。全局源极侧选择栅极(sgs)线360可耦合到多个串的sgs。举例来说，全局sgs线360可经由多个子sgs驱动器322、324、326中的对应子sgs驱动器耦合到多个子sgs线362、364、366，其中每一子sgs线对应于相应子集(例如，拼片列)。子sgs驱动器322、324、326中的每一个可独立于其它部分块的的串的sgs而同时耦合或切断对应部分块(例如，拼片列)的串的sgs。全局存取线(例如，全局cg线)350可耦合对应于多串中的每一串的相应排的电荷存储装置。每个全局cg线(例如，全局cg线350)可经由多个子串驱动器312、314和316中的对应子串驱动器耦合到多个子存取线(例如，子cg线)352、354、356。子串驱动器中的每个子串驱动器可独立于其它部分块和/或其它排的电荷存储装置而同时耦合或切断对应于相应部分块和/或排的电荷存储装置。对应于相应子集(例如，部分块)和相应排的电荷存储装置可包括“部分排”(例如，单个“拼片”)的电荷存储装置。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应子源，其中每一子源耦合到相应电源。
9.替代地，参考图4的示意性图示描述nand存储器装置200。
10.存储器阵列200包含字线2021到202
n
，以及位线2281到228
m
。
11.存储器阵列200还包含nand串2061到206
m
。每一nand串包含电荷存储晶体管2081到208
n
。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)存储电荷，或可使用电荷俘获材料(例如氮化硅、金属纳米点等)存储电荷。
12.电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用
于存储数据的非易失性存储器单元。每个nand串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极sgs)210与漏极选择装置(例如，漏极侧选择栅极sgd)212之间以源极到漏极方式串联连接。每个源极选择装置210位于串206与源极选择线214的交叉点处，而每个漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210和212可为任何合适的存取装置，且用图4中的方框一般地说明。
13.每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应nand串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应nand串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
14.每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应nand串206的上一电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应nand串2061的电荷存储晶体管208
n
的漏极。
15.电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的nand串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
16.三维nand架构可具有多个竖直堆叠式字线。所述字线中的每一个可包括环绕含金属芯材料的导电衬里。导电衬里可具有众多目的中的任一个；且可例如改进芯材料的粘附性，提供所要功函数性质等。一个持续的目标是增加三维nand内的堆叠式存储器单元的数目，且对应目标是增加nand存储器阵列内的竖直堆叠式字线的数目。
17.可在nand架构制造期间遇到的一个问题是包括nand组件的晶片可弓曲；这可使制造复杂化，且甚至可能破坏晶片。这个问题随着竖直堆叠式字线的数目增加而变得日益严重。
18.需要改进设计以缓解上述问题。
附图说明
19.图1示出具有存储器单元的存储器阵列的现有技术存储器装置的框图。
20.图2示出呈3d nand存储器装置形式的图1的现有技术存储器阵列的示意图。
21.图3示出沿x
‑
x'方向的图2的现有技术3d nand存储器装置的横截面图。
22.图4是现有技术nand存储器阵列的示意图。
23.图5是集成式组合件的包括实例存储器阵列的区的示意性横截面侧视图。
24.图5a是沿着图5的线5a
‑
5a的示意性俯视图。图5沿着图5a的线5
‑
5。
25.图6是图5的实例存储器阵列的标记为“6”的区的示意性横截面放大视图。
26.图7
‑
9是说明实例组合件的组成物与深度的实例关系的图表。
27.图10是集成式组合件的包括实例存储器阵列的区的示意性横截面侧视图。
28.图11是图10的实例存储器阵列的标记为“11”的区的示意性横截面放大视图。
29.图12a和12b是说明弓曲配置(图12a)和不弓曲配置(图12b)的半导体晶片的示意性横截面侧视图。
具体实施方式
30.一些实施例包含具有导电字线的nand存储器阵列，所述导电字线含有第一含金属材料和第二含金属材料。第一含金属材料可大致包封第二含金属材料，或可至少部分地环绕第二含金属材料；且可包括小于第二含金属材料的结晶度的结晶度。在一些实施例中，第一含金属材料可为大致非晶型，且第二含金属材料可包括在从至少约5纳米(nm)到小于或等于约200nm的范围内的中值晶粒大小；其中术语“约5nm”意指在制造和测量的合理容许度内的5nm，且术语“约200nm”意指在制造和测量的合理容许度内的200nm。第一含金属材料和第二含金属材料可为彼此相同的组成物，或可包括相对于彼此不同的组成物。在一些实施例中，第一含金属材料可为金属氮化物(例如，氮化钨、氮化钛等)，且第二含金属材料可主要由金属(例如，钨、钛等)组成。第一含金属材料可形成为非常薄的，且在一些实施例中，可具有小于或等于约100埃的厚度。第一含金属材料可连续或可不连续。
31.利用与第二含金属材料相比具有相对低结晶度的薄的第一含金属材料可使得能够在无上文在背景技术部分所描述的晶片弓曲问题的情况下形成nand存储器阵列。参考图5
‑
12描述实例实施例和优点。
32.参考图5和5a，构造10(其也被称为集成式组合件或被称为集成结构)包含交替的第一层级16与第二层级18的堆叠14。
33.第一层级16包括绝缘材料20，且第二层级18包括导电区22。层级16和18可具有任何适当的厚度。层级16可具有不同于层级18的厚度的厚度，或可与层级18具有相同厚度。在一些实施例中，层级16和18可具有在从约5nm到约50nm的范围内的厚度。在一些实施例中，导电区22可具有在从约5nm到约50nm的范围内的厚度t。
34.绝缘材料20可包括任何合适的组成物或组成物的组合；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
35.绝缘材料24围绕导电区22延伸。绝缘材料24可对应于介电阻隔材料；且可包括任何适当的组成物。在一些实施例中，介电阻隔材料24可包括高k材料(例如，氧化铝、氧化铪、氧化锆、氧化钽等中的一或多个)；其中术语“高k”意指大于二氧化硅的介电常数的介电常数。虽然绝缘材料24示出为单一同质材料，但在其它实施例中，绝缘材料可包括两种或更多种离散组成物。绝缘材料24具有水平延伸片段21，并且具有竖直延伸片段23。
36.导电区22包括导电字线。在一些实施例中，导电层级18可被称为nand配置的字线层级(存储器单元层级)。nand配置可包含存储器单元串(所谓的nand串)，其中串中存储器单元的数目由存储器单元层18的数目确定。nand串可包括任何合适数目的存储器单元层。举例来说，nand串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
37.层级16可被称为与堆叠14内的字线层级18交替的绝缘层级。此类绝缘层级16可被视为包含绝缘材料20，并且包含绝缘材料24的水平延伸片段21。
38.结构28延伸穿过堆叠14。结构28可被称为沟道材料结构，原因在于其包括沟道材料30。沟道材料30包括半导体材料；并且可包括任何适当的组成物或组成物组合。举例来说，沟道材料30可包括硅、锗、iii/v半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个；其中术语iii/v半导体材料是指包括选自元素周期表的第iii和v族的元素的半导体材料(其中第iii和v族是旧的命名法，现在被称为第13和15族)。
39.隧穿材料(有时被称为栅极介电材料)32、电荷存储材料34和电荷阻挡材料36处于沟道材料30与竖直堆叠式层级16/18之间。隧穿材料、电荷存储材料和电荷阻挡材料可包括任何合适的组成物或组成物组合。
40.在一些实施例中，隧穿材料32可包括例如二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多种。
41.在一些实施例中，电荷存储材料34可包括电荷俘获材料，例如氮化硅、氮氧化硅、导电纳米点等。在替代性实施例中，电荷存储材料34可被配置成包含浮动栅极材料(例如，多晶硅)。
42.在一些实施例中，电荷阻挡材料36可包括二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多种。
43.在所说明的实施例中，沟道材料30被配置成结构28中的每一个内的圈环(annular ring)。绝缘材料38填充此类圈环。绝缘材料38可包括任何适当的组成物或组成物组合，例如二氧化硅。所说明的结构28可被视为包括中空通道配置，原因在于绝缘材料38设置于环圈形通道配置中的“空洞”内。在其它实施例(未示出)中，沟道材料可被配置为实心柱配置。
44.沟道材料结构28可被视为包括组合起来的所有材料30、32、34、36和38。图5a的俯视图示出沟道材料结构28可布置成六方形图案。
45.狭缝(沟槽)40延伸穿过堆叠14，且此类狭缝填充有绝缘材料42。绝缘材料42可包括任何适当的组成物，且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
46.在一些实施例中，堆叠14可被视为竖直延伸的堆叠，且结构28可被视为穿过堆叠14的竖直延伸的沟道材料结构。
47.堆叠14处于支撑基底12上方。基底12可包括半导体材料；和且可例如包括单晶硅，主要由单晶硅组成，或由单晶硅组成。基底12可被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
48.间隙被示出介于基底12与堆叠14之间以图解地指示可存在设置在基底12与堆叠14之间的一或多种额外材料、组件等。此类额外组件可包含例如导电源极线、选择栅极等。
49.字线层级18包括与沟道材料结构28相邻的导电栅极44(仅其中的一些被标记)。导电栅极44与介电阻隔材料24的竖直延伸区23以及沟道材料结构28的区一起形成存储器单元46。此类存储器单元并入到与上文参考图1
‑
4所描述的nand存储器阵列类似的三维nand存储器阵列48中。存储器单元46全都彼此大致相同(其中术语“大致相同”意指在制造和测量的合理容许度内相同)。
50.在操作中，电荷存储材料34可被配置成将信息存储于存储器单元46中。存储在个别存储器单元中的信息的值(术语“值”表示一位或多位)可基于存储在电存储器单元的电荷存储区中的电荷量(例如，电子数目)。可至少部分地基于施加到相关联栅极44的电压值，和/或至少部分地基于施加到相关联沟道材料30的电压值，控制(例如，增加或减小)个别电
荷存储区内的电荷量。
51.隧穿材料32形成存储器单元46的隧穿区。此类隧穿区可被配置成允许电荷(例如，电子)在电荷存储材料34和沟道材料30之间的所要迁移(例如，运送)。隧穿区可配置成(即，工程化成)达成所选准则，例如但不限于等效氧化物厚度(eot)。eot根据代表性物理厚度来量化隧穿区的电性质(例如电容)。举例来说，eot可定义为在忽略泄漏电流和可靠性问题的情况下具有与给定电介质相同的电容密度将需要的理论二氧化硅层的厚度。
52.电荷阻挡材料36与电荷存储材料34相邻，并且可提供阻挡电荷从电荷存储材料34流到相关联栅极44的机构。介电阻隔材料24设置于电荷阻挡材料36与相关联栅极44之间，并且可用以禁止电荷载子从栅极44朝向电荷存储材料34反向隧穿。在一些实施例中，介电阻隔材料24可被视为形成存储器单元46内的介电阻隔区。
53.在图5所说明的实施例中，导电区22包含一对含金属材料50和52。含金属材料50可被称为第一含金属材料，且含金属材料52可被称为第二含金属材料。设置虚线51来说明第一含金属材料50和第二含金属材料52之间的大致边界。
54.第一含金属材料50和第二含金属材料52沿着全部字线层级延伸，并且包含于导电栅极44内。
55.图6示出图5的区“6”的放大视图以更好地说明导电区22中的一个的第一含金属材料50和第二含金属材料52。
56.第一含金属材料50环绕图6所说明的区中的第二含金属材料52。在一些实施例中，第二含金属材料52可被视为包括与虚线51的所说明方位大致对应的外周边。第一含金属材料50与第二含金属材料52的此类外周边相邻。如所示，第一含金属材料50可完全环绕第二含金属材料52的外周边51。在一些实施例中，第一含金属材料50可至少部分地环绕第二含金属材料52。术语“至少部分地环绕”包含其中第一含金属材料50完全环绕第二含金属材料52的配置，以及其中可存在第二含金属材料52的外围51的不与第一含金属材料50重叠的一些区的配置。在一些实施例中，第一含金属材料50可被视为包封或至少大致包封导电区22的第二含金属材料52。术语“大致包封”用以指示第一含金属材料50围绕第二含金属材料52的外边界51的区域的至少约90％延伸。
57.第一含金属材料50和第二含金属材料52的结晶度彼此不同，第二含金属材料具有大于第一含金属材料的均值(平均)晶粒大小。在一些实施例中，第二含金属材料52可具有在从大于或等于约5nm到小于或等于约200nm的范围内的均值晶粒大小，而第一含金属材料50具有小于或等于约10nm的均值晶粒大小(可以任何适当的方法确定均值晶粒大小)。在一些实施例中，第一含金属材料50可为大致非晶型(术语“大致非晶型”意指在制造和测量的合理容许度内为非晶型)；且可例如主要由非晶型材料组成，或由非晶型材料组成。
58.在一些实施例中，第一含金属材料50可为连续的(或至少大致连续的，术语“大致连续的”意指在制造和测量的合理容许度内为连续的)，且在其它实施例中，可为不连续的。如果第一含金属材料50连续，那么此类材料沿着图6所说明的横截面可具有在从约到约的范围内的厚度t1。在一些实施例中，导电区22沿着图6的横截面可具有在从约5nm到约50nm的范围内的整体厚度(总厚度)t。第一含金属材料50的厚度t1可在从总厚度t的约5％到总厚度t的约25％的范围内。
59.虚线51可被视为表示第一含金属材料50和第二含金属材料52之间的界面。此类界
面可为在其中低结晶度材料50与高结晶度材料52相接(术语“低结晶度”和“高结晶度”用以指示材料50具有低于材料52的结晶度的结晶度)的突变边界，或可为有梯度的。举例来说，图7
‑
9图解说明其中边界51是突变边界(图7)并且有梯度(图8和9)的实例实施例。图7的突变边界可被称为突变界面。
60.图6的第一含金属材料50和第二含金属材料52可包括彼此相同的组成物，或可包括相对于彼此不同的组成物。
61.在一些实施例中，第一含金属材料50包括与氮、碳、硅、锗和氧中的一或多个组合的一或多种金属。因此，第一含金属材料50可包含各种金属硅化物、金属氮化物、金属碳化物、金属氧化物和金属锗化物(germide)中的一或多种。在一些实施例中，第一含金属材料50内的金属可包含钨、钽、钛、钌、钼、钴、镍和铝中的一或多种。在一些具体实例中，第一含金属材料50可包含一或多种金属氮化物；且可例如包括氮化钨和氮化钛中的一种或两种，主要由氮化钨和氮化钛中的一种或两种组成，或由氮化钨和氮化钛中的一种或两种组成。
62.在一些实施例中，第二含金属材料52可包括钨、钽、钛、钌、钼、钴、镍、铝、铜、铂和钯中的一或多种。在一些实施例中，第二含金属材料52可具有与第一含金属材料50的组成物相同的组成物，并且可包含各种各个金属硅化物、金属氮化物、金属碳化物、金属氧化物和金属锗化物中的一或多种。在其它实施例中，第二含金属材料52可主要由选自由以下组成的群组的一或多种金属组成或由选自由以下组成的群组的一或多种金属组成：钨、钽、钛、钌、钼、钴、镍、铝、铜、铂和钯。在一些实施例中，第一含金属材料50内的金属可被称为第一金属，且第二含金属材料52内的金属可被称为第二金属。
63.图10示出其中第一含金属材料50和第二含金属材料52包括相对于彼此不同的组成物的配置中的集成式组合件10。图11示出图10的区“11”的放大视图，并且示出边界51对应于第一含金属材料50和第二含金属材料52之间的界面。图10和11的第一含金属材料50和第二含金属材料52可包括如上文所描述的相同组成物。在一些实施例中，第一含金属材料50可包括氮化钨和氮化钛中的一个或两个，主要由氮化钨和氮化钛中的一种或两种组成，或由氮化钨和氮化钛中的一个或两个组成；且第二含金属材料52可包括钨，主要由钨组成，或由钨组成。
64.图5
‑
11的配置可缓解或防止上文在背景技术部分所描述的晶片弓曲问题。图12a和12b示出弓曲配置(图12a)和不弓曲配置(图12b)中的晶片60。图12a的弓曲配置可起因于用于nand配置的常规字线中的导电材料所施加的有问题应力。在图12a中设置虚线61以帮助读者观测所说明的晶片60的弓曲配置。相比之下，可利用图5
‑
11的字线配置达成图12b中示出的晶片60的平面(不弓曲)配置。具体地，薄的低结晶度第一含金属材料50可形成支撑第二含金属材料52的粘附性模板。由于沿着模板材料50的表面存在极少(如果存在的话)晶粒边界，因此与其中模板材料50具更大结晶度的配置相比，第二材料52具有相对较少的成核位点；这可使得第二材料52具有与利用具较高结晶度的模板材料50达成的结晶晶粒相比更大的结晶晶粒。第二材料52的更大结晶晶粒与第一材料50的薄的低结晶度性质一起可使得导电字线区22与通过常规字线配置可达到的有问题应力相比能够在更少有问题应力的情况下形成。这可使常规配置的有问题晶片弓曲问题得以缓解，或甚至不再发生。提供上文所论述的用于缓解有问题应力的机构以帮助读者理解本文中所描述的实施例，且除非在一定程度上(如果有的话)，在所附权利要求书对所述机构进行明确叙述，否则所述机构不限
制本文所描述的任何发明的任何方面。
65.上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”指由半导体衬底支撑的电子电路)；且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
66.除非另外指定，否则本文中所描述的各种材料、物质、组成物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
67.术语“介电”和“绝缘”可用于描述具有绝缘电学性质的材料。所述术语在本公开中被视为同义的。术语“介电”在一些情况下和术语“绝缘”(或“电绝缘”)在其它情况下可用于在本公开内提供语言变异以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
68.图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述和以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于此类定向旋转。
69.除非另外规定，否则附图说明的横截面图仅示出横截面的平面内的特征，且不示出横截面的平面后面的材料，以便简化图式。
70.当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相反地，当结构被称作“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
71.结构(例如，层、材料等)可以被称作“竖直延伸”以指示所述结构大体从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
72.一些实施例包含存储器单元。所述存储器单元包含导电栅极，所述导电栅极具有大致包封第二含金属材料的第一含金属材料。所述第一和第二含金属材料的结晶度不同于彼此，所述第二含金属材料具有大于所述第一含金属材料的均值晶粒大小的均值晶粒大小。电荷阻挡区与所述导电栅极相邻。电荷存储区与所述电荷阻挡区相邻。隧穿材料与所述电荷存储区相邻。沟道材料与所述隧穿材料相邻。所述隧穿材料处于所述沟道材料和所述电荷存储区之间。
73.一些实施例包含具有交替的绝缘层级与字线层级的竖直堆叠的组合件。所述字线层级包含导电区。所述导电区具有与第二含金属材料的外周边相邻的第一含金属材料。所述第一和第二含金属材料的结晶度和组成物不同于彼此。所述第二含金属材料具有大于所述第一含金属材料的均值晶粒大小的均值晶粒大小。电荷存储区与所述导电区相邻。电荷阻挡区处于所述电荷存储区和所述导电区之间。
74.一些实施例包含存储器阵列，所述存储器阵列具有交替的绝缘层级与字线层级的竖直堆叠。沟道材料沿着所述堆叠竖直延伸。所述字线层级包括导电区，所述导电区具有第
一含金属材料和第二含金属材料。所述第一含金属材料至少部分地环绕所述第二含金属材料。所述第一含金属材料为大致非晶型，且所述第二含金属材料具有在从大于或等于约5nm到小于或等于约200nm的范围内的均值晶粒大小。电荷存储区与所述字线层级相邻。电荷阻挡区处于所述电荷存储区和所述导电区之间。
75.根据规定，已就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的标的物。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。