半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.半导体制造工业已经经历了指数型增长。半导体材料和设计的技术进步已经产生了多代，其中，每一代都比先上一代具有更小且更复杂的电路。在半导体技术发展过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
3.这种按比例缩小工艺也增加了处理和制造半导体器件的复杂性，并且为了实现这些进步，更为精密的工艺技术。例如，在传统的栅极切割工艺受到先进的半导体工艺节点所需的器件的密集封装的极大限制。具体地，栅极切割工艺通常实施完全(或基本)去除栅极堆叠件的整个部分(包括例如至少一个栅电极层和至少一个栅极介电层)的蚀刻工艺。然而，在栅极切割过程中产生的横向蚀刻，或者在栅极切割之后形成的隔离结构，都会对半导体器件的性能造成影响。
4.因此，现有的栅极切割工艺还有待改善，以提升半导体器件的性能。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的栅极结构；位于衬底上的介质层，所述介质层覆盖所述栅极结构侧壁；位于介质层内的开口，所述开口沿垂直于栅极结构延伸方向贯穿所述栅极结构；位于开口内第一隔离层，所述第一隔离层顶部表面低于所述栅极结构顶部表面。
7.可选的，所述第一隔离层的材料包括介电材料，所述介电材料包括氮化硅。
8.可选的，还包括：位于所述开口内的第二隔离层，所述第二隔离层位于第一隔离层上；所述第二隔离层的材料与所述第一隔离层的材料不同，所述第二隔离层的材料与介质层的材料相同。
9.可选的，所述衬底包括基底和位于基底上的若干鳍部结构；所述栅极结构横跨若干所述鳍部结构；所述第一隔离层位于相邻的鳍部结构之间。
10.可选的，还包括：位于栅极结构两侧的鳍部结构内的源漏掺杂区；位于介质层内的金属层，所述金属层与栅极结构一侧的源漏掺杂区电连接，且所述金属层位于所述第一隔离层上。
11.可选的，所述金属层与所述栅极结构平行。
12.相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在
衬底上形成伪栅极结构；在衬底上形成介质层，所述介质层位于所述伪栅极结构侧壁，且所述介质层暴露出所述伪栅极结构顶部表面；在介质层内形成开口，所述开口沿垂直于初始伪栅极结构延伸方向贯穿所述伪栅极结构；在所述开口内形成第一隔离层，所述第一隔离层顶部表面低于所述伪栅极结构顶部表面。
13.可选的，所述第一隔离层的材料包括介电材料，所述介电材料包括氮化硅。
14.可选的，所述第一隔离层的形成方法包括：在开口内形成第一隔离材料层；回刻蚀所述第一隔离材料层，直至暴露出所述伪栅极结构侧壁，使得所述第一隔离层的顶部表面低于所述伪栅极结构顶部表面。
15.可选的，形成第一隔离层之后，还包括：在所述第一隔离层上形成第二隔离层，所述第二隔离层位于所述开口内；所述第二隔离层的材料与所述第一隔离层的材料不同，所述第二隔离层的材料与介质层的材料相同。
16.可选的，所述第二隔离层的材料包括介电材料，所述介电材料包括氧化硅。
17.可选的，所述衬底包括基底和位于基底上的若干鳍部结构；所述伪栅极结构横跨若干所述鳍部结构。
18.可选的，形成伪栅极结构之后，形成介质层之前，还包括：在所述伪栅极结构两侧的鳍部结构内形成源漏掺杂区。
19.可选的，形成第二隔离层之后，还包括：去除部分所述第二隔离层和介质层，在介质层内形成凹槽，所述凹槽暴露出伪栅极结构一侧的源漏掺杂区表面和第一隔离层表面；在凹槽内形成金属层，所述金属层与伪栅极结构一侧的源漏掺杂区电连接。
20.可选的，在去除部分所述第二隔离层和介质层形成凹槽之前，还包括：去除所述伪栅极结构，在介质层内形成栅极开口；在栅极开口内形成栅极结构，所述栅极结构包括有效栅极结构和无效栅极结构。
21.可选的，在去除部分所述第二隔离层和介质层形成凹槽之前，还包括：去除所述无效栅极结构。
22.可选的，去除所述无效栅极结构的工艺包括湿法刻蚀工艺。
23.可选的，所述金属层与所述伪栅极结构平行。
24.可选的，所述第二隔离层的形成方法包括：在第一隔离层上和介质层上形成第二隔离材料层；平坦化所述第二隔离材料层，直至暴露出所述介质层表面，形成所述第二隔离层。
25.可选的，形成所述第二隔离材料层的工艺包括化学气相沉积工艺。
26.可选的，所述开口的形成方法包括：在伪栅极结构顶部表面和介质层表面形成图形化的掩膜结构，所述图形化的掩膜结构暴露出部分所述伪栅极结构顶部表面和介质层表面；以所述图形化的掩膜结构为掩膜刻蚀所述伪栅极结构和介质层，在介质层内和伪栅极结构内形成开口。
27.与现有技术相比，本发明的技术方案具有以下有益效果：
28.本发明技术方案中的半导体结构，所述介质层内具有开口，所述开口沿垂直于栅极结构延伸方向贯穿所述栅极结构，所述开口内具有第一隔离层，所述第一隔离层顶部表面低于所述栅极结构顶部表面。从而后续在形成金属层的过程中，所述金属层横跨所述第一隔离层，由于所述第一隔离层的高度较低，从而使得所述金属层的电阻较小，从而提升了
半导体结构的性能。
29.本发明技术方案中的半导体结构的形成方法，通过在介质层内形成开口，所述开口沿垂直于初始伪栅极结构延伸方向贯穿所述伪栅极结构，再在所述开口内形成第一隔离层，所述第一隔离层顶部表面低于所述伪栅极结构顶部表面。使得后续在形成金属层的过程中，所述金属层横跨所述第一隔离层，由于所述第一隔离层的高度较低，从而使得所述金属层的电阻较小，从而提升了半导体结构的性能。
30.进一步，形成第一隔离层之后，还包括：在所述第一隔离层上形成第二隔离层，所述第二隔离层位于所述开口内，所述第二隔离层的材料与所述第一隔离层的材料不同，所述第二隔离层的材料与介质层的材料相同。从而使得后续在介质层内形成暴露出源漏掺杂区的凹槽时，所述第二隔离层也能够一起去除，从而使得所述金属层能够形成于所述第一隔离层上，使得所述金属层的电阻降低。
31.进一步，所述开口沿垂直于初始伪栅极结构延伸方向贯穿所述伪栅极结构，从而所述开口的尺寸大于所述伪栅极结构的宽度，从而后续在采用湿法刻蚀工艺去除所述无效栅极结构时，位于开口内的所述第一隔离层和第二隔离层能够保护所述有效栅极结构，能够避免去除所述无效栅极结构的刻蚀液从第一隔离层和第二隔离层与介质层的界面渗透至有效栅极结构，从而所述刻蚀液对有效栅极结构造成损伤的情况，从而提升了半导体结构的性能。
附图说明
32.图1至图3是一实施例中半导体结构的剖面结构示意图和俯视图；
33.图4至图14是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
34.如背景技术所述，现有的栅极切割工艺还有待改善。现结合具体的实施例进行分析说明。
35.图1至图3是一实施例中半导体结构的剖面结构示意图和俯视图。
36.请参考图1、图2和图3，图1为图2和图3省略第一介质层107和第二介质层108的俯视图，图2为图1沿剖面线aa’方向的剖面结构示意图，图3为图1沿剖面线bb’方向的剖面结构示意图，包括：衬底100，所述衬底100上具有鳍部结构101；位于衬底100上的隔离层102，所述隔离层102位于部分所述鳍部结构101侧壁表面，且所述隔离层102的顶部表面低于所述鳍部结构101顶部表面；位于衬底100上的栅极结构103，所述栅极结构103横跨所述鳍部结构101；位于栅极结构亲两侧鳍部结构101内的源漏掺杂区104；位于栅极结构103侧壁的第一介质层107；位于栅极结构103内和第一介质层107内的隔离结构105；位于介质层107上的金属层109，所述金属层109与栅极结构103一侧的源漏掺杂区103电连接。
37.所述半导体结构的形成过程中，先形成伪栅极结构，再去除部分伪栅极结构在介质层107内形成第一凹槽(未图示)，再去除部分第一凹槽暴露出的介质层107，在介质层107内形成与第一凹槽连通的第二凹槽(未图示)，在第一凹槽内和第二凹槽内形成隔离结构106，所述隔离结构106的材料包括氮化硅；然后去除伪栅极结构，形成栅极结构103。
38.然而，在形成与栅极结构103一侧的源漏掺杂区104电连接的金属层109时，在去除
第二介质层108和第一介质层107暴露出源漏掺杂区104表面的过程中，所述去除工艺对所述隔离结构105的损耗较小，从而使得形成的金属层109横跨于所述隔离结构105上。所述隔离结构105的高度较高，一方面，使得通过所述金属层109的电流路径变长；另一方面，使得位于隔离结构105顶部的金属层109的高度较小，从而使得通过位于隔离结构105顶部的金属层109截面积的电子数变少。综上，使得所述金属层109的电阻变大，影响了所述半导体结构的性能。
39.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过在介质层内和伪栅极结构内形成开口，所述开口沿垂直于初始伪栅极结构延伸方向贯穿所述伪栅极结构，再在所述开口内形成第一隔离层，所述第一隔离层顶部表面低于所述伪栅极结构顶部表面。使得后续在形成金属层的过程中，所述金属层横跨所述第一隔离层，由于所述第一隔离层的高度较低，从而使得所述金属层的电阻较小，从而提升了半导体结构的性能。
40.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
41.图4至图14是本发明实施例中半导体结构形成过程的剖面结构示意图。
42.请参考图4，提供衬底。
43.所述衬底包括基底200和位于基底200上的若干鳍部结构201，所述衬底上还具有隔离层202，所述隔离层202位于所述鳍部结构201的部分侧壁，且所述隔离层202的顶部表面低于所述鳍部结构201的顶部表面。
44.所述基底200的材料为单晶硅；所述鳍部结构201的材料包括单晶硅。
45.在其它实施例中，所述基底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料；所述鳍部结构还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
46.所述隔离层202的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离层202的材料包括氧化硅。
47.请参考图5和图6，图6为图5的俯视图，图5为图6沿剖面线cc’方向的剖面结构示意图，在衬底上形成伪栅极结构203，所述伪栅极结构203横跨若干所述鳍部结构201。
48.所述伪栅极结构203包括伪栅介质层(未图示)和位于伪栅介质层上的伪栅极层(未图示)。
49.所述伪栅极结构203的形成方法包括：在衬底上形成伪栅介质材料层(未图示)；在伪栅介质材料层上形成伪栅极材料层(未图示)；在伪栅极材料层上形成图形化的掩膜层(未图示)；以所述图形化的掩膜层为掩膜刻蚀所述伪栅极材料层和伪栅介质材料层，直至暴露出衬底表面，形成所述伪栅极结构203。
50.所述伪栅介质层的材料包括氧化硅或低k(k小于3.9)材料；所述伪栅极层的材料包括多晶硅。
51.请继续参考图5和图6，在所述伪栅极结构203两侧的鳍部结构内形成源漏掺杂区(未图示)。
52.所述源漏掺杂区内具有掺杂离子，所述掺杂离子的类型为n型或p型；所述n型离子
包括磷离子或砷离子；所述p型离子包括硼离子或铟离子。
53.形成所述源漏掺杂区的工艺包括外延生长工艺或离子注入工艺。
54.请继续参考图5和图6，在衬底上形成介质层204，所述介质层204位于所述伪栅极结构203侧壁，且所述介质层204暴露出所述伪栅极结构203顶部表面。
55.所述介质层204的形成方法包括：在衬底上、伪栅极结构203顶部表面和侧壁表面形成介质材料层(未图示)；平坦化所述介质材料层，直至暴露出所述伪栅极结构203顶部表面，形成所述介质层204。
56.所述介质层204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成所述介质材料层的工艺包括化学气相沉积工艺、热处理工艺或原子层沉积工艺。
57.在本实施例中，所述介质层204的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺。
58.请参考图7和图8，图8为图7的俯视图，图7为图8沿剖面线dd’方向的剖面结构示意图，在介质层204内和伪栅极结构203内形成开口205，所述开口205沿垂直于伪栅极结构203延伸方向贯穿所述伪栅极结构203。
59.所述开口205沿垂直于伪栅极结构203延伸方向贯穿所述伪栅极结构203，从而所述开口205的尺寸大于所述伪栅极结构203的宽度，使得后续在开口205内形成第一隔离层和第二隔离层之后，去除伪栅极结构，形成有效栅极结构和无效栅极结构之后，采用湿法刻蚀工艺去除无效栅极结构时，所述第一隔离层和第二隔离层能够保护所述有效栅极结构，能够避免去除所述无效栅极结构的刻蚀液从第一隔离层和第二隔离层与介质层204的界面渗透至有效栅极结构，从而所述刻蚀液对有效栅极结构造成损伤的情况，从而提升了半导体结构的性能。
60.所述开口205的形成方法包括：在伪栅极结构203顶部表面和介质层204表面形成图形化的掩膜结构(未图示)，所述图形化的掩膜结构暴露出部分所述伪栅极结构203顶部表面和介质层204表面；以所述图形化的掩膜结构为掩膜刻蚀所述伪栅极结构203和介质层204，在介质层204内和伪栅极结构203内形成开口205。
61.在本实施例中，先去除所述图形化的掩膜结构暴露出的伪栅极结构203，形成初始开口(未图示)；再去除初始开口和图形化的掩膜结构暴露出的介质层204，形成所述开口205，从而所述开口205内的伪栅极结构203和介质层204都能够去除干净，形成尺寸精准度和形貌较好的开口205。
62.去除所述图形化的掩膜结构暴露出的伪栅极结构203的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。去除初始开口和图形化的掩膜结构暴露出的介质层204的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
63.在本实施例中，去除所述图形化的掩膜结构暴露出的伪栅极结构203的工艺包括干法刻蚀工艺；去除初始开口和图形化的掩膜结构暴露出的介质层204的工艺包括干法刻蚀工艺。
64.请参考图9和图10，图10为图9的俯视图，图9为图10沿剖面线ee’方向的剖面结构示意图，在所述开口205内形成第一隔离层206，所述第一隔离层206顶部表面低于所述伪栅极结构203顶部表面。
65.所述第一隔离层206顶部表面低于所述伪栅极结构203顶部表面，使得后续在形成金属层的过程中，所述金属层横跨所述第一隔离层206，由于所述第一隔离层206的高度降低，从而使得所述金属层的电阻较小，从而提升了半导体结构的性能。
66.在本实施例中，所述第一隔离层206顶部表面略高于鳍部结构201的顶部表面，从而在使得所述金属层的电阻减小的情况下，所述第一隔离层206和后续形成的第二隔离层对去除所述无效栅极结构的刻蚀液阻挡效果较好，从而后续能够得到损伤较小的有效栅极结构，从而使得有效栅极结构的性能较好。
67.在其它实施例中，所述第一隔离层的顶部表面还可以低于或齐平于鳍部结构的顶部表面。
68.所述第一隔离层206的形成方法包括：在开口205内形成第一隔离材料层(未图示)；回刻蚀所述第一隔离材料层，直至暴露出所述伪栅极结构203侧壁，使得所述第一隔离层206的顶部表面低于所述伪栅极结构203顶部表面。
69.所述第一隔离层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成第一隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺
70.在本实施例中，所述第一隔离层206的材料包括氮化硅；形成第一隔离材料层的工艺包括化学气相沉积工艺。
71.请继续参考图9和图10，在所述第一隔离层206上形成第二隔离层207，所述第二隔离层207位于所述开口205内。
72.所述第二隔离层207的材料与所述第一隔离层206的材料不同，所述第二隔离层207的材料与介质层204的材料相同。从而使得后续在介质层204内形成暴露出源漏掺杂区的凹槽时，所述第二隔离层207也能够一起去除，从而使得所述金属层能够形成于所述第一隔离层206上，使得所述金属层的电阻降低。
73.在第一隔离层206上形成第二隔离层207，所述第二隔离层207的材料与所述第一隔离层206的材料不同，从而在所述第一隔离层206和第二隔离层207起到良好隔离作用的同时，所形成的半导体器件(例如晶体管)的阈值电压较小。
74.所述第二隔离层207的形成方法按包括：在第一隔离层206上和介质层204上形成第二隔离材料层(未图示)；平坦化所述第二隔离材料层，纸质暴露出介质层204顶部表，形成所述第二隔离层207。
75.所述第二隔离层207的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成第二隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺
76.在本实施例中，所述第二隔离层207的材料包括氮化硅；形成第二隔离材料层的工艺包括化学气相沉积工艺。
77.请参考图11和图12，图12为图11的俯视图，图11为图12沿剖面线ff’方向的剖面结构示意图，去除伪栅极结构203，在介质层204内形成栅极开口(未图示)；在栅极开口内形成栅极结构。
78.在本实施例中，所述栅极结构包括有效栅极结构210和无效栅极结构(未图示)，所述有效栅极结构210和无效栅极结构位于所述第一隔离层206和第二隔离层207的两侧。
79.所述有效栅极结构210包括：栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。
80.在本实施例中，所述有效栅极结构210还包括功函数层(未图示)，所述功函数层位于所述栅介质层和栅极层之间。
81.所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括n型功函数材料或p型功函数材料，所述n型功函数材料包括钛铝，所述p型功函数材料包括氮化钛或氮化钽。
82.请继续参考图11和图12，形成栅极结构之后，去除所述无效栅极结构。
83.在本实施例中，去除所述无效栅极结构的工艺包括湿法刻蚀工艺。
84.由于所述开口205沿垂直于伪栅极结构203延伸方向贯穿所述伪栅极结构203，从而所述开口205的尺寸大于所述伪栅极结构203的宽度，从而在采用湿法刻蚀工艺去除所述无效栅极结构时，位于开口205内的所述第一隔离层206和第二隔离层207能够保护所述有效栅极结构210，能够避免去除所述无效栅极结构的刻蚀液从第一隔离层206和第二隔离层207与介质层204的界面渗透至有效栅极结构210，从而所述刻蚀液对有效栅极结构210造成损伤的情况，从而提升了半导体结构的性能。
85.在其它实施例中，能够不去除所述无效栅极结构。
86.请继续参考图11和图12，在栅极结构顶部表面、介质层204表面和第二隔离层207表面形成层间介质层(未图示)；去除部分所述层间介质层、第二隔离层207和介质层204，在介质层204内形成凹槽208，所述凹槽208暴露出栅极结构210一侧的源漏掺杂区表面和第一隔离层206表面。
87.所述凹槽208的形成方法包括：在介质层204上、第二隔离层207上和栅极结构210上形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分第二隔离层207表面和部分源漏掺杂区上的介质层204表面；以所述图形化的掩膜层为掩膜刻蚀所述第二隔离层207和介质层204，直至暴露出源漏掺杂区表面，形成所述凹槽208。
88.由于所述第二隔离层207的材料与介质层204的材料相同，从而在介质层204内形成暴露出源漏掺杂区的凹槽208时，所述第二隔离层207也能够一起去除，从而使得后续所述金属层能够形成于所述第一隔离层206上，使得所述金属层的电阻降低。
89.请参考图13和图14，图14为图13的俯视图，图13为图14沿剖面线gg’方向的剖面结构示意图，在凹槽208内形成金属层209，所述金属层209与栅极结构210一侧的源漏掺杂区电连接。
90.所述金属层209与所述栅极结构210平行，且所述金属层209的顶部表面高于所述栅极结构210顶部表面。
91.所述金属层209的形成方法包括：在凹槽208内和介质层204上形成金属材料层(未图示)；平坦化所述金属材料层，直至暴露出所述介质层204表面，形成所述金属层209。
92.所述金属层209的材料包括：铜、铝、钨、钴和氮化钛中的一种或多种的组合。形成所述金属材料层的工艺包括化学气相沉积工艺、物理气相沉积工艺或电镀工艺。
93.在本实施例中，所述金属层209的材料包括铜；形成所述金属材料层的工艺包括物理气相沉积工艺。
94.至此，形成的与源漏掺杂区电连接的金属层209，所述金属层209横跨所述第一隔离层206上，而第一隔离层206的顶部表面低于所述栅极结构210的顶部表面，所述第一隔离层206的高度较低，从而使得所述金属层209的电阻较小，从而提升了半导体结构的性能。
95.相应地，本发明实施例还提供一种半导体结构，请继续参考图13和图14，包括：衬底；位于衬底上的栅极结构210；位于衬底上的介质层204，所述介质层204位于所述栅极结构210侧壁；位于栅极结构210内和介质层204内的开口(未图示)，所述开口沿垂直于栅极结构210延伸方向贯穿所述栅极结构210；位于开口内第一隔离层206，所述第一隔离层206顶部表面低于所述栅极结构210顶部表面。
96.在本实施例中，所述第一隔离层206的材料包括介电材料，所述介电材料包括氮化硅。
97.在本实施例中，还包括：位于所述开口内的第二隔离层207，所述第二隔离层207位于第一隔离层206上，所述第二隔离层207位于所述开口内；所述第二隔离层207的材料与所述第一隔离层206的材料不同，所述第二隔离层207的材料与介质层204的材料相同。
98.在本实施例中，所述衬底包括基底200和位于基底200上的若干鳍部结构201；所述栅极结构210横跨若干所述鳍部结构201；所述第一隔离层206位于相邻的鳍部结构201之间。
99.在本实施例中，还包括：位于栅极结构210两侧的鳍部结构201内的源漏掺杂区(未图示)；位于介质层204内的金属层209，所述金属层209与栅极结构210一侧的源漏掺杂区电连接，且所述金属层209位于所述第一隔离层206上。
100.在本实施例中，所述金属层209与所述栅极结构210平行。
101.所述半导体结构，所述栅极结构210内和介质层204内具有开口，所述开口沿垂直于栅极结构210延伸方向贯穿所述栅极结构210，所述开口内具有第一隔离层206，所述第一隔离层206顶部表面低于所述栅极结构210顶部表面。从而在形成金属层209的过程中，所述金属层209横跨所述第一隔离层206，由于所述第一隔离层206的高度较低，从而使得所述金属层209的电阻较小，从而提升了半导体结构的性能。
102.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。