半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.随着半导体技术节点的持续缩小，逻辑半导体标准单元的尺寸也随之缩小。需要提高逻辑半导体电路的密度，以使标准单元的尺寸做到极小。
3.目前，采用微缩的方式以提高逻辑半导体电路的密度。然而，微缩方式提高的逻辑半导体电路的密度有限。因此，提出了降低晶体管单元高度的方式以提高逻辑半导体电路的密度，即减少标准单元鳍部的数量及嵌入电源线(buried power rail，简称bpr)。嵌入电源线通常和背面功率传输网络(back-side power deliver network，简称back-side pdn)搭配使用以提升压降。
4.然而，现有的嵌入电源线和背面功率传输网络搭配使用性能还有待提升。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括相对的第一面和第二面，所述衬底包括有效区和连接区；位于衬底连接区内的第一凹槽，所述第一凹槽从衬底第一面向第二面延伸，在沿衬底第一面至第二面的方向上，所述第一凹槽包括第一区、第二区和第三区，所述第一区在衬底表面具有第一投影，所述第二区在衬底表面具有第二投影，所述第三区在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内；位于第一凹槽内的可被电连接的第一连接层。
7.可选的，在平行于衬底表面的第一方向上，所述第一凹槽的截面形状为球形或多边形，所述多边形的边的数量大于或等于5。
8.可选的，所述衬底第一面有效区上还具有若干鳍部结构，若干所述鳍部结构沿平行于衬底表面的第一方向平行排列；所述连接区位于相邻鳍部结构之间。
9.可选的，还包括：位于衬底第一面上的保护层，所述保护层覆盖所述鳍部结构顶部表面和侧壁表面；位于保护层内的第二凹槽，所述第二凹槽与所述第一凹槽连通，且部分所述第一连接层位于所述第二凹槽内；位于第一连接层上的第二凹槽内的隔离层。
10.可选的，还包括：位于衬底连接区内的第二连接层，所述第二连接层从衬底第二面向衬底第一面延伸，且所述第二连接层与所述第一连接层相接触。
11.可选的，所述第一连接层的底部具有第一尺寸，与第一连接层相接触的所述第二连接层的顶部具有第二尺寸，所述第一尺寸大于所述第二尺寸。
12.可选的，所述第一尺寸大于所述第二尺寸的范围为10％～50％。
13.可选的，还包括：位于衬底第二面的若干导电结构，所述导电结构与所述第二连接层电连接。
14.相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相对的第一面和第二面，所述衬底包括有效区和连接区；在衬底连接区内形成第一凹槽，所述第一凹槽从衬底第一面向第二面延伸，在沿衬底第一面至第二面的方向上，所述第一凹槽包括第一区、第二区和第三区，所述第一区在衬底表面具有第一投影，所述第二区在衬底表面具有第二投影，所述第三区在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内；在第一凹槽内形成可被电连接的第一连接层。
15.可选的，在平行于衬底表面的第一方向上，所述第一凹槽的截面形状为球形或多边形，所述多边形的边的数量大于或等于5。
16.可选的，所述衬底第一面有效区上还具有若干鳍部结构，若干所述鳍部结构沿平行于衬底表面的第一方向平行排列；所述连接区位于相邻鳍部结构之间。
17.可选的，形成第一凹槽的方法包括：在衬底第一面上形成保护层，所述保护层覆盖所述鳍部结构顶部表面和侧壁表面；在保护层上形成第一掩膜层，所述第一掩膜层暴露出所述连接区上的保护层表面；以所述第一掩膜层为掩膜刻蚀所述保护层，直至暴露出衬底表面，在保护层内形成第二凹槽；刻蚀所述第二凹槽暴露出的衬底，形成所述第一凹槽。
18.可选的，刻蚀所述第二凹槽暴露出的衬底的方法包括：采用第一刻蚀工艺刻蚀所述衬底，形成初始第一凹槽，所述初始第一凹槽的侧壁与初始第一凹槽的底面垂直；采用第二刻蚀工艺刻蚀所述初始第一凹槽暴露出的衬底，形成第一凹槽，所述第一凹槽的侧壁向所述有效区内凹陷。
19.可选的，所述第一刻蚀工艺包括各向异性干法刻蚀工艺。
20.可选的，所述第二刻蚀工艺包括湿法刻蚀工艺和各向同性干法刻蚀工艺中的一种或多种的组合。
21.可选的，部分所述第一连接层还位于所述第二凹槽内。
22.可选的，形成第一连接层之后，还包括：在第二凹槽内形成隔离层。
23.可选的，形成第一连接层之后，还包括：在衬底连接区内形成第二连接层，所述第二连接层从衬底第二面向衬底第一面延伸，且所述第二连接层与所述第一连接层相接触。
24.可选的，所述第一连接层的底部具有第一尺寸，与第一连接层相接触的所述第二连接层的顶部具有第二尺寸，所述第一尺寸大于所述第二尺寸。
25.可选的，所述第一尺寸大于所述第二尺寸的范围为10％～50％。
26.可选的，所述第二连接层的形成方法包括：在衬底第二面形成第二掩膜层，所述第二掩膜层暴露出所述连接区表面；以所述第二掩膜层为掩膜，刻蚀所述衬底，直至暴露出所述第一连接层表面，在所述衬底内形成第三凹槽；在所述第三凹槽内形成第二连接层。
27.可选的，形成第二连接层之后，还包括：在衬底第二面形成若干导电结构，所述导电结构与所述第二连接层电连接。
28.与现有技术相比，本发明的技术方案具有以下有益效果：
29.本发明技术方案的半导体结构，所述衬底第一面连接区内具有第一凹槽，沿衬底第一面至第二面的方向上，所述第一凹槽包括第一区、第二区和第三区，所述第一区在衬底表面具有第一投影，所述第二区在衬底表面具有第二投影，所述第三区在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内，所述第一连接层位于所述第一凹槽内，从而使得所述第一连接层的底部面积增大。一方面，使得在衬底连接区内形成第二连接层时，所述第二连接层的底部易于与所述第一连接层的底部相接触，减小了所述第二连接层与所述第一连接层接触不良的情况，从而所述第一连接层能够通过第二连接层与后续形成的导电结构电连接；另一方面，能够减小所述第一连接层和第二连接层的接触电阻。综上，提升了半导体结构的性能。
30.本发明技术方案的半导体结构的形成方法，通过在衬底第一面的连接区内形成第一凹槽，沿衬底第一面至第二面的方向上，所述第一凹槽包括第一区、第二区和第三区，所述第一区在衬底表面具有第一投影，所述第二区在衬底表面具有第二投影，所述第三区在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内，再在所述第一凹槽内形成第一连接层，从而使得所述第一连接层的底部面积增大。一方面，使得在衬底连接区内形成第二连接层时，所述第二连接层的底部易于与所述第一连接层的底部相接触，减小了所述第二连接层与所述第一连接层接触不良的情况，从而所述第一连接层能够通过第二连接层与后续形成的导电结构电连接；另一方面，能够减小所述第一连接层和第二连接层的接触电阻。综上，提升了半导体结构的性能。
31.进一步，在平行于衬底表面的第一方向上，所述第一凹槽的截面形状为球形或多边形，所述多边形的边的数量大于或等于5，使得所第一凹槽的底部面积增大，从而使得所述第二连接层易于与所述第一连接层底部相接触。
32.进一步，所述第一连接层的底部具有第一尺寸，与第一连接层相接触的所述第二连接层的顶部具有第二尺寸，所述第一尺寸大于所述第二尺寸，从而使得在形成所述第二连接层时，所述第二连接层易于与所述第一连接层底部相接触。
附图说明
33.图1是一实施例中半导体结构的剖面结构示意图；
34.图2至图7是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
35.如背景技术所述，现有的嵌入电源线和背面功率传输网络搭配使用性能还有待提升。现结合具体的实施例进行分析说明。
36.图1是一实施例中半导体结构的剖面结构示意图。
37.请参考图1，包括：衬底100，所述衬底100包括相对的第一面和第二面，所述衬底包括有效区(未标示)和连接区(未标示)；位于衬底100第一面有效区上的鳍部结构101；位于衬底100第一面上的介质层102，所述介质层102覆盖所鳍部结构101的顶部表面和侧壁表
面；位于衬底100第一面连接区内的第一连接层103，所述第一连接层103还位于所述介质层102内；位于衬底100第二面连接区内的第二连接层104，所述第二连接层104与所述第一连接层103底部相接触；位于衬底100第二面的导电层105，所述导电层105与所述第二连接层104电连接。
38.所述半导体结构中，由于所述半导体结构的尺寸越来越小，从而所述第一连接层103的尺寸也越来越小，从而在衬底100第二面连接区内形成与所述第一连接层103相接触的第二连接层104时，受光刻工艺精准度和刻蚀工艺精准度的影响，所形成的第二连接层104存在与所述第一连接层103底部接触不良的风险，从而使得所述第一连接层103无法通过第二连接层104与导电层105电连接，进而影响所述半导体结构的性能。
39.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过在衬底第一面的连接区内形成第一凹槽，沿衬底第一面至第二面的方向上，所述第一凹槽包括第一区、第二区和第三区，所述第一区在衬底表面具有第一投影，所述第二区在衬底表面具有第二投影，所述第三区在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内，再在所述第一凹槽内形成第一连接层，从而使得所述第一连接层的底部面积增大。一方面，使得在衬底连接区内形成第二连接层时，所述第二连接层的底部易于与所述第一连接层的底部相接触，减小了所述第二连接层与所述第一连接层接触不良的情况，从而所述第一连接层能够通过第二连接层与后续形成的导电结构电连接；另一方面，能够减小所述第一连接层和第二连接层的接触电阻。综上，提升了半导体结构的性能。
40.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
41.图2至图7是本发明实施例中半导体结构形成过程的剖面结构示意图。
42.请参考图2，提供衬底200，所述衬底200包括相对的第一面和第二面，所述衬底200包括有效区i和连接区ii。
43.在本实施例中，所述衬底200的材料为单晶硅；在其它实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
44.所述衬底200第一面有效区i上还具有若干鳍部结构201，若干所述鳍部结构201沿平行于衬底200表面的第一方向x平行排列。
45.所述连接区ii位于相邻鳍部结构201之间。
46.在本实施例中，所述鳍部结构201的材料为单晶硅；在其它实施例中，所述鳍部结构还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
47.请继续参考图2，在衬底第一面上形成保护层202，所述保护层202覆盖所述鳍部结构201顶部表面和侧壁表面。
48.所述保护层202的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述保护层202的材料包括氧化硅。
49.接下来，在衬底200连接区ii内形成第一凹槽205，所述第一凹槽205从衬底200第一面向第二面延伸。所述第一凹槽205的具体形成过程请参考图3至图4。
50.请参考图3，在保护层202上形成第一掩膜层203，所述第一掩膜层203暴露出所述连接区ii上的保护层202表面；以所述第一掩膜层203为掩膜刻蚀所述保护层202，直至暴露出衬底200表面，在保护层202内形成第二凹槽204。
51.刻蚀所述保护层202的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
52.在本实施例中，刻蚀所述保护层202的工艺包括干法刻蚀工艺。
53.请参考图4，刻蚀所述第二凹槽204暴露出的衬底200，在连接区ii内形成所述第一凹槽205。
54.刻蚀所述第二凹槽204暴露出的衬底200的方法包括：采用第一刻蚀工艺刻蚀所述衬底200，形成初始第一凹槽(未图示)，所述初始第一凹槽的侧壁与初始第一凹槽的底面垂直；采用第二刻蚀工艺刻蚀所述初始第一凹槽暴露出的衬底200，形成第一凹槽205，所述第一凹槽205的侧壁向所述有效区i内凹陷。
55.所述第一刻蚀工艺能够得到侧壁与底面垂直的初始第一凹槽。在本实施例中，所述第一刻蚀工艺包括各向异性干法刻蚀工艺。
56.所述第二刻蚀工艺能够得到侧壁向所述有效区i内凹陷的第一凹槽205。所述第二刻蚀工艺包括湿法刻蚀工艺和各向同性干法刻蚀工艺中的一种或多种的组合。
57.在本实施例中，所述第二刻蚀工艺包括各向同性干法刻蚀工艺，所述各向同性干法刻蚀工艺的参数包括：刻蚀气体为nf3、h2、n2和o2的混合气体；气压为5mtorr～100mtorr；功率为100w～1000w；气体流量为0sccm～500sccm。
58.在平行于衬底200表面的第一方向x上，在垂直于所述鳍部结构201延伸方向上，所述第一凹槽205的截面形状为球形或多边形，所述多边形的边的数量大于或等于5，从而使得所第一凹槽205的底部面积增大，从而使得后续形成的第二连接层易于与第一连接层底部相接触。
59.在本实施例中，所述第一凹槽205在第一方向x的尺寸为10nm～100nm；所述第一凹槽205在沿衬底第一面至第二面的方向上的尺寸为10nm～100nm。所述尺寸范围的第一凹槽205，后续在第一凹槽205内形成第一连接层时，所述第一连接层的底部面积增大，从而使得后续形成的第二连接层易于与所述第一连接层接触，同时所述第一连接层具有较好的导电效果。
60.在本实施例中，所述第一凹槽205的形状为球形。
61.在沿衬底200第一面至第二面的方向上，所述第一凹槽205包括第一区(未标示)、第二区(未标示)和第三区(未标示)，所述第一区在衬底200表面具有第一投影，所述第二区200在衬底表面具有第二投影，所述第三区200在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内，使得后续在第一凹槽205内形成第一连接层时，使得所述第一连接层的底部面积增大，从而使得后续形成的第二连接层易于与所述第一连接层接触。
62.请参考图5，在第一凹槽205内形成第一连接层206。
63.所述第一连接层206的形成方法包括：在第二凹槽204内、第一凹槽205内和保护层202上形成连接材料层(未图示)；平坦化所述连接材料层，直至暴露出所述保护层202表面，
形成初始连接层(未图示)；回刻蚀所述初始连接层，形成所述第一连接层206。
64.所述第一连接层206的材料包括金属，所述金属包括：铜、铝、钨、钴和氮化钛中的一种或多种的组合。所述连接材料层的形成工艺包括物理气相沉积工艺或电镀工艺。
65.在本实施例中，所述第一连接层206的材料包括铜；所述连接材料层的形成工艺包括物理气相沉积工艺。
66.在本实施例中，部分所述第一连接层206还位于所述第二凹槽204内。
67.在沿衬底200第一面至第二面的方向上，所述第一凹槽205包括第一区、第二区和第三区，所述第一区在衬底200表面具有第一投影，所述第二区200在衬底表面具有第二投影，所述第三区200在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内，从而使得位于第一凹槽205内的第一连接层206的底部面积增大。所述第一连接层206的底部面积增大，一方面，使得后续在衬底连接区ii内形成第二连接层时，所述第二连接层的底部易于与所述第一连接层206的底部相接触，减小了所述第二连接层与所述第一连接层206接触不良的情况，从而所述第一连接层206能够通过第二连接层与后续形成的导电结构电连接；另一方面，能够减小所述第一连接层206和第二连接层的接触电阻。
68.请继续参考图5，在形成第一连接层206之后，在第二凹槽204内形成隔离层207。
69.所述隔离层207的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离层207的材料包括氧化硅。
70.请参考图6，形成第一连接层206之后，在衬底连接区ii内形成第二连接层208，所述第二连接层208从衬底200第二面向衬底200第一面延伸，且所述第二连接层208与所述第一连接层206相接触。
71.所述第一连接层206的底部具有第一尺寸，与第一连接层206相接触的所述第二连接层208的顶部具有第二尺寸，所述第一尺寸大于所述第二尺寸，从而使得在形成所述第二连接层208时，所述第二连接层208易于与所述第一连接层206底部相接触。
72.在本实施例中，所述第一尺寸大于所述第二尺寸的范围为10％～50％。
73.所述第二连接层208的形成方法包括：在衬底第二面形成第二掩膜层(未图示)，所述第二掩膜层暴露出所述连接区ii表面；以所述第二掩膜层为掩膜，刻蚀所述衬底200，直至暴露出所述第一连接层206表面，在所述连接区ii内形成第三凹槽(未图示)；在所述第三凹槽内形成第二连接层208。
74.所述第二连接层208的材料包括金属，所述金属包括：铜、铝、钨、钴和氮化钛中的一种或多种的组合。
75.由于所述第一尺寸大于所述第二尺寸的范围为10％～50％，从而在形成第三凹槽时，所述第三凹槽的底部暴露出所述第一连接层206底部的面积较大，从而即便所述第三凹槽的位置有偏差，在第三凹槽内形成的第二连接层208也能够与所述第一连接层206相接触，同时所述第二连接层208与所述第一连接层206的接触面积也较大，从而能够减小所述第一连接层206和第二连接层208的接触电阻，也能够增大形成所述第三凹槽的工艺窗口。
76.请参考图7，在衬底200第二面形成若干导电结构209，所述导电结构209与所述第
二连接层208电连接。
77.所述导电结构209用于半导体结构与外部结构的电连接。
78.所述导电结构209的材料包括金属，所述金属包括：铜、铝、钨、钴和氮化钛中的一种或多种的组合。
79.所述第二连接层208与所述第一连接层206的接触较好，从而所述第一连接层206能够通过第二连接层208与导电结构209电连接，从而实现半导体结构与外部结构的电连接。
80.相应的，本发明实施例还提供一种半导体结构，请继续参考图7，包括：衬底200，所述衬底200包括相对的第一面和第二面，所述衬底200包括有效区i和连接区ii；位于衬底200连接区ii内的第一凹槽205，所述第一凹槽205从衬底200第一面向第二面延伸，在沿衬底200第一面至第二面的方向上，所述第一凹槽包括第一区、第二区和第三区，所述第一区在衬底200表面具有第一投影，所述第二区在衬底200表面具有第二投影，所述第三区在衬底200表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内；位于第一凹槽205内的可被电连接的第一连接层206。
81.在本实施例中，在平行于衬底200表面的第一方向x上，所述第一凹槽205的形状为球形或多边形，所述多边形的边的数量大于或等于5。
82.在本实施例中，所述衬底200第一面有效区i上还具有若干鳍部结构201，若干所述鳍部结构201沿平行于衬底表面的第一方向x平行排列；所述连接区ii位于相邻鳍部结构201之间。
83.在本实施例中，还包括：位于衬底200第一面上的保护层202，所述保护层202覆盖所述鳍部结构201顶部表面和侧壁表面；位于保护层202内的第二凹槽204，所述第二凹槽204与所述第一凹槽205连通，且部分所述第一连接层206位于所述第二凹槽204内；位于第一连接层206上的第二凹槽204内的隔离层207。
84.在本实施例中，还包括：位于衬底200连接区ii内的第二连接层208，所述第二连接层208从衬底200第二面向衬底200第一面延伸，且所述第二连接层208与所述第一连接层206相接触。
85.在本实施例中，所述第一连接层206的底部具有第一尺寸，与第一连接层206相接触的所述第二连接层208的顶部具有第二尺寸，所述第一尺寸大于所述第二尺寸。
86.在本实施例中，所述第一尺寸大于所述第二尺寸的范围为10％～50％。
87.在本实施例中，所述第一连接层206的材料包括金属，所述金属包括：铜、铝、钨、钴和氮化钛中的一种或多种的组合；所述第二连接层208的材料包括金属，所述金属包括：铜、铝、钨、钴和氮化钛中的一种或多种的组合。
88.在本实施例中，还包括：位于衬底200第二面的若干导电结构209，所述导电结构209与所述第二连接层208电连接。
89.所述半导体结构，所述衬底200第一面连接区ii内具有第一凹槽205，沿衬底第一面至第二面的方向上，所述第一凹槽包括第一区、第二区和第三区，所述第一区在衬底表面具有第一投影，所述第二区在衬底表面具有第二投影，所述第三区在衬底表面具有第三投影，所述第二投影的面积大于所述第一投影的面积，所述第二投影的面积大于所述第三投
影的面积，且所述第一投影在所述第二投影的范围内，所述第三投影在所述第二投影的范围内，所述第一连接层206位于所述第一凹槽205内，从而使得所述第一连接层206的底部面积增大。一方面，使得在衬底200连接区ii内形成第二连接层208时，所述第二连接层208的底部易于与所述第一连接层206的底部相接触，减小了所述第二连接层208与所述第一连接层206接触不良的情况，从而所述第一连接层206能够通过第二连接层208与导电结构209电连接；另一方面，能够减小所述第一连接层206和第二连接层208的接触电阻。综上，提升了半导体结构的性能。
90.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。