具有双字线控制的ReRAM存储器单元的制作方法

具有双字线控制的reram存储器单元


背景技术：

1.本发明涉及电阻式随机存取存储器(reram)单元。更具体地，本发明涉及具有单独控制的串联连接的字线选择晶体管的reram存储器单元。
2.reram存储器单元在半导体工业中的应用日益增多。采用共享到字线的公共栅极连接的两个串联连接的字线选择晶体管的reram存储器单元已用于减轻在reram单元编程期间位线与源极线之间存在的高电压应力。
3.首先参考图1，示意图示出了虚线10内描绘的例示性现有技术reram存储器单元。reram存储器单元10包括reram装置12，该reram装置12与串联连接的第一选择晶体管14和第二选择晶体管16串联连接。reram装置包括用作离子源的第一导电金属电极、固体电解质材料层和第二导电电极。reram装置可通过在第一电极和第二电极两端施加编程电位来编程，该编程电位具有足以使形成第一电极的材料的离子从第一电极迁移到固体电解质材料层中以在第一电极和第二电极之间形成导电路径的量值。可通过在第一电极和第二电极两端施加擦除电位来擦除reram装置，该擦除电位具有与编程电位的极性相反的极性并且具有足以使离子从固体电解质材料层中的导电路径迁移回到离子源电极的量值。本文所有附图中表示reram装置的符号的宽端表示离子源电极。
4.存储器单元10耦接在reram装置12的一个端子连接到的位线(bl)18和选择晶体管16的源极连接到的源极线(sl)20之间。源极线20对于阵列中的所有存储器单元是共用的。选择晶体管14和16二者的栅极一起连接到字线22。在此类存储器单元10的阵列中，位线18和源极线20通常在阵列的列方向上延伸，而字线22通常在阵列的行方向上延伸。
5.与单个晶体管选择装置相比，使用两个串联连接的选择晶体管14和16不呈现额外的复杂性，并且在编程和擦除操作期间有效地减轻位线(bl)18节点与源极线(sl)20节点之间存在的高电压应力。
6.在图1的现有技术reram存储器单元10中遇到的一个问题是在reram存储器单元编程操作和擦除操作期间未被选择的存储器单元中的选择晶体管中的栅致、漏极泄漏(gidl)的问题。gidl是由于栅极端子和漏极端子之间的高电场而出现的泄漏电流。因为晶体管14和16的栅极连接在一起，所以对于未选择的存储器单元，需要0v的栅极电压来关断晶体管14和16两者。这将整个编程电压置于晶体管14的栅极至漏极的两端。这将导致gidl。


技术实现要素：

7.根据本发明的一方面，一种reram存储器单元包括reram装置，该reram装置包括设置在第一离子源电极和第二电极之间的固体电解质层；和两个串联连接的选择晶体管，该两个串联连接的选择晶体管与reram装置串联连接，两个串联连接的选择晶体管中的每个选择晶体管具有连接到单独控制线的栅极。
8.根据本发明的一方面，两个串联连接的选择晶体管是串联连接到reram装置的第二电极的两个串联连接的n沟道选择晶体管。
9.根据本发明的一方面，一种reram存储器单元包括第一节点、第二节点、reram装置
和第一n沟道选择晶体管，该reram装置包括设置在第一离子源电极和第二电极之间的固体电解质层，第一离子源电极连接到第一节点，第一n沟道选择晶体管与reram装置的第二电极和第二节点之间的第二n沟道选择晶体管串联连接，第一n沟道选择晶体管具有连接到第一选择节点的栅极，并且第二n沟道选择晶体管具有连接到第二选择节点的栅极。
10.根据本发明的一方面，第一节点连接到位线，第二节点连接到源极线，第一选择节点连接到第一字线，并且第二选择节点连接到第二字线。
11.根据本发明的一方面，源极线是经解码的源极线。
12.根据本发明的一方面，第一字线和第二字线是经解码的字线。
13.根据本发明的一方面，位线是经解码的位线。
14.根据本发明的一方面，一种reram存储器阵列被布置成形成交叉的行和列并且包括多个reram存储器单元，每个reram存储器单元包括reram装置，该reram装置具有设置在第一离子源电极和第二电极之间的固体电解质层；和选择电路，该选择电路具有与reram装置串联连接的两个串联连接的选择晶体管，两个串联连接的选择晶体管中的每个选择晶体管具有连接到单独控制线的栅极。
15.根据本发明的一方面，阵列的每行包括第一字线，该第一字线连接到该行中的每个reram存储器单元的串联连接的选择晶体管中的第一个选择晶体管的控制线；和第二字线，该第二字线连接到该行中的每个reram存储器单元的串联连接的选择晶体管中的第二个选择晶体管的控制线。
16.根据本发明的一方面，阵列的每列包括位线，该位线连接到该行中的每个reram存储器单元的第一节点；和经解码的源极线，该经解码的源极线连接到该行中的每个reram存储器单元的第二节点，每个reram装置具有设置在第一离子源电极和第二电极之间的固体电解质层，第一离子源电极连接到第一节点，并且两个串联连接的选择晶体管包括与reram装置的第二电极和第二节点之间的第二n沟道选择晶体管串联连接的第一n沟道选择晶体管，第一n沟道选择晶体管具有连接到第一选择节点的栅极，并且第二n沟道选择晶体管具有连接到第二选择节点的栅极。
17.根据本发明的一方面，阵列的每行包括第一字线，该第一字线连接到该行中的每个reram存储器单元的第一n沟道选择晶体管的栅极；和第二字线，该第二字线连接到该行中的每个reram存储器单元的第一n沟道选择晶体管的栅极。
18.根据本发明的一方面，阵列的每列包括包括位线，该位线连接到该行中的每个reram存储器单元的第一节点；和经解码的源极线，该经解码的源极线连接到该行中的每个reram存储器单元的第二节点。
19.根据本发明的一方面，公开了一种用于对reram存储器单元进行编程的方法，该reram存储器单元包括reram装置，该reram装置包括设置在位线节点处的第一离子源电极和第二电极之间的固体电解质层；和选择电路，该选择电路包括两个串联连接的选择晶体管，该两个串联连接的选择晶体管在reram装置的第二电极处与reram装置串联连接到源极线节点，两个串联连接的选择晶体管中的每个选择晶体管具有连接到单独控制线的栅极。该方法包括：确定reram单元是否被选择用于编程；如果reram单元被选择用于编程，则将位线节点偏置在第一电压电位，将源极线节点偏置在小于第一电压电位的第二电压电位，第一电压电位和第二电压电位之间的差值足以对reram单元中的reram装置进行编程，以及向
串联连接的晶体管中的使其源极连接到源极线节点的一个晶体管的栅极提供具有第一量值的正电压脉冲，以及向串联连接的晶体管中的另一个晶体管的栅极提供具有高于第一量值的第二量值的正电压脉冲；以及如果reram单元未被选择用于编程，则向串联连接的晶体管中的使其源极连接到源极线节点的一个晶体管的栅极提供不足以将其接通的电压电位。
20.根据本发明的一方面，公开了一种用于擦除reram存储器单元的方法，该reram存储器单元包括reram装置，该reram装置包括设置在位线节点处的第一离子源电极和第二电极之间的固体电解质层；和选择电路，该选择电路包括两个串联连接的选择晶体管，该两个串联连接的选择晶体管在reram装置的第二电极处与reram装置串联连接到源极线节点，两个串联连接的选择晶体管中的每个选择晶体管具有连接到单独控制线的栅极。该方法包括：确定reram单元是否被选择用于擦除；如果reram单元被选择用于擦除，则将位线节点偏置在第一电压电位，将源极线节点偏置在大于第一电压电位的第二电压电位，第一电压电位和第二电压电位之间的差值足以擦除reram单元中的reram装置，以及向串联连接的晶体管的栅极提供正电压脉冲；以及如果reram单元未被选择用于擦除，则向串联连接的晶体管中的使其漏极连接到reram装置的第二电极的一个晶体管的栅极提供不足以将其接通的电压电位。
附图说明
21.下面将参考实施方案和附图更详细地解释本发明，附图中示出：
22.图1是例示性现有技术reram存储器单元的示意图；
23.图2是根据本发明的一方面的例示性reram存储器单元的示意图；
24.图3是根据本发明的一方面的例示性reram存储器单元阵列的示意图；
25.图4是示出在其各种操作模式期间施加到本发明的reram存储器单元的示例性电压电位的表；
26.图5a是示出用于对reram存储器单元进行编程的示例性编程脉冲序列的波形图；并且
27.图5b是示出用于擦除reram存储器单元的示例性擦除脉冲序列的波形图。
具体实施方式
28.本领域普通技术人员将认识到，以下描述仅是例示性的而非以任何方式进行限制。本领域技术人员将易于想到其他实施方案。
29.现在参考图2，示意图示出了在虚线30内描绘的根据本发明的一方面的例示性reram存储器单元。reram存储器单元30包括与串联连接的第一选择晶体管34和第二选择晶体管36串联连接的reram装置32。存储器单元30耦接在reram装置32的一个端子(“位线节点”)连接到的位线(bl)38与选择晶体管36的源极(“源极线节点”)连接到的源极线(sl)40之间。源极线(sl)40是经解码的源极线并且由源极线解码器寻址，如将参考图3所见。对源极线(sl)40解码的原因是避免在编程或擦除操作期间对连接到阵列的列中的位线的未被编程或擦除的reram存储器单元30施加应力。选择晶体管34的栅极连接到字线(wla)42。选择晶体管36的栅极连接到字线(wlb)44。根据本发明提供对选择晶体管34和36的栅极的单独控制提供了明显的优点。在此类存储器单元30的阵列中，位线38和源极线40通常在阵列
的列方向上延伸，而字线42和44通常在阵列的行方向上延伸。
30.现在参考图3，示意图描绘了根据本发明的一方面的reram存储器单元的例示性阵列50。出于说明的目的，阵列50被示出为具有三行和三列。阵列领域的普通技术人员将理解，任意尺寸的阵列均在本发明的范围内。
31.阵列50的第一行包括虚线内所示的reram存储器单元30
‑
00、30
‑
01和30
‑
02。阵列50的第二行包括虚线内所示的reram存储器单元30
‑
10、30
‑
11和30
‑
12。阵列50的第三行包括虚线内所示的reram存储器单元30
‑
20、30
‑
21和30
‑
22。阵列的第一列包括reram存储器单元30
‑
00、30
‑
10和30
‑
20。阵列的第二列包括reram存储器单元30
‑
01、30
‑
11和30
‑
21。阵列的第三列包括reram存储器单元30
‑
02、30
‑
12和30
‑
22。
32.阵列的第一列中的reram存储器单元30
‑
00、30
‑
10和30
‑
20连接在位线(bl0)38
‑
0与源极线(sl0)40
‑
0之间。阵列的第二列中的reram存储器单元30
‑
01、30
‑
11和30
‑
21连接在位线(bl1)38
‑
1和源极线(sl1)40
‑
1之间。阵列的第三列中的reram存储器单元30
‑
02、30
‑
12和30
‑
22连接在位线(bl2)38
‑
2和源极线(sl2)40
‑
2之间。
33.阵列的第一行中的reram存储器单元30
‑
00、30
‑
01和30
‑
02中的选择晶体管34
‑
00、34
‑
01和34
‑
02的栅极分别连接到字线(wla0)42
‑
0。阵列的第一行中的reram存储器单元30
‑
00、30
‑
01和30
‑
02中的选择晶体管36
‑
00、36
‑
01和36
‑
02的栅极分别连接到字线(wlb0)44
‑
0。
34.阵列的第二行中的reram存储器单元30
‑
10、30
‑
11和30
‑
12中的选择晶体管34
‑
10、34
‑
11和34
‑
12的栅极分别连接到字线(wla1)42
‑
1。阵列的第二行中的reram存储器单元30
‑
10、30
‑
11和30
‑
12中的选择晶体管36
‑
10、36
‑
11和36
‑
12的栅极分别连接到字线(wlb1)44
‑
1。
35.阵列的第三行中的reram存储器单元30
‑
20、30
‑
21和30
‑
22中的选择晶体管34
‑
20、34
‑
21和34
‑
22的栅极分别连接到字线(wla2)42
‑
2。阵列的第三行中的reram存储器单元30
‑
20、30
‑
21和30
‑
220中的选择晶体管36
‑
20、36
‑
21和36
‑
22的栅极分别连接到字线(wlb2)44
‑
2。
36.源极线解码器52将源极线40
‑
0、40
‑
1和40
‑
2驱动到使阵列中的存储器单元能够以各种操作模式操作所必需的电压。源极线解码器52的操作由存储器控制器54指导。提供给源极线解码器52的地址可以是提供给位线解码器56的相同地址，该位线解码器用于驱动和感测位线38
‑
0、38
‑
1和38
‑
2。字线解码器58将字线42
‑
0、42
‑
1、42
‑
2、44
‑
0、44
‑
1和44
‑
2驱动到使阵列中的存储器单元能够以各种操作模式操作所必需的电压。位线解码器56和字线解码器58的操作由存储器控制器54指导(为简单起见省略了连接)。源极线解码器52、存储器控制器54、位线控制器56和字线控制器58内部的电路容易由了解存储器阵列控制电路和在本文阐述的各种操作模式期间需要施加到存储器单元的各种电位的本领域普通技术人员配置。示例性电位在图4的表中阐述。
37.现在参考图4，表示出了在本发明的reram存储器单元的各种操作模式(包括读取、编程、编程禁止、擦除和擦除禁止)期间施加到该存储器单元的示例性电压电位。本领域的普通技术人员将理解，图4的表中给出的电压值提供了本发明的reram存储器单元的操作的一般性指导，并且根据本发明的reram存储器单元的任何实际阵列的精确值将取决于装置几何形状和设计考虑因素以及具体的制造步骤和工艺。
38.图5a和图5b是分别示出用于对reram存储器单元进行编程和擦除的示例性编程脉冲序列的波形图。图5a示出了用于对reram存储器单元进行编程的示例性编程脉冲序列，并且图5b示出了用于擦除reram存储器单元的示例性脉冲序列。在编程期间施加到字线wla(42)和wlb(44)的不同电压在图5a中被示出为实线(wla)和虚线(wlb)。图5b中的单个迹线反映了在擦除期间字线wla(42)和wlb(44)两者被驱动到相同电压(1.8v)的事实。
39.图4的表的读取列示出了在读取操作期间施加到reram存储器单元的各种输入的示例性电位。经解码的源极线40被设置为0v。选择用于读取的行的字线wla42和wlb44均被驱动到1v。感测位线38处的电压。位线38被钳位在限于约0.3v的电压下。如果存储器单元中的reram装置处于编程(低阻抗)状态，则位线38处的电压将被下拉以接近0v，因为选择晶体管均处于导通状态。如果存储器单元中的reram装置处于擦除(高阻抗)状态，则位线38处的电压将保持在接近0.3v钳位值的电平。用于未选择行的字线wla42和wlb44均被驱动到0v，以便将相应的选择晶体管34、36保持在截止状态。
40.图4的表的编程列示出了在编程操作期间施加到reram存储器单元的各种输入的示例性电位。在阵列中逐行控制编程。存在多种方式来对reram装置进行编程。图5示出了一种特定的示例性方法，其中将一系列编程脉冲提供给所选行的字线wla42和wlb44两者。在图4和图5的示例中，位线38被驱动到2.4v，并且经解码的源极线被设置为0v。所选行的字线wla 42由与1v读取脉冲交错的一系列2.4v编程脉冲驱动，在此期间测量reram装置的电阻。所选行的字线wlb44由与1v读取脉冲交错的一系列2.0v编程脉冲驱动，在此期间测量reram装置的电阻。在图5a的示例中，编程脉冲继续，直到reram装置12的电阻达到预定水平以指示其已被成功编程。不要求测量reram装置12的实际电阻，并且与预定阈值的比较是足够的，其中使用小于预定阈值的电阻来指示其已被成功编程。通过将不同的编程脉冲电压施加到待编程单元中的字线wla 42和wlb 44，晶体管34和36的阻抗保持大致相等，并且晶体管34和36两者耗散大致相同的功率。换句话讲，脉冲电压的幅值被选择为使得晶体管34和36中的每个晶体管耗散大致相同的功率。
41.图4的表的编程禁止列示出了在要禁止reram存储器单元30被编程的编程操作期间施加到reram存储器单元30的各种输入的示例性电位。在阵列中逐行控制编程，并且将包含将保持未编程的reram装置的行中的字线wlb44设置为0v以禁止编程。字线wla 42被设置为1.2v，如将进一步描述的，这是特定电压的非限制性实施方案，该特定电压确保晶体管34和36两者的栅极
‑
漏极电压大致相等并且大致是所施加的编程电压的一半。将位线电压和源极线电压设定为与编程列中相同的电平。晶体管36由于其栅极处于0v而关断。晶体管36处的漏极电压由晶体管34处的栅极电压设定，并且被限制为晶体管34的栅极
‑
源极电压，该栅极
‑
源极电压在本发明的非限制性实施方案中小于约0.2v。在这些条件下，晶体管34和36两者的栅极
‑
漏极电压大致相等，并且大致为所施加的编程电压的一半。这减小了电场，该电场使gidl在晶体管34和36两者中大致相等，并且因此是在图1的现有技术单元中的晶体管14上的gidl的约一半。
42.图4的表的擦除列示出了在擦除操作期间施加到reram存储器单元的各种输入的示例性电位。与编程类似，在阵列中逐行控制擦除。在图4的表中的示例中，位线38被驱动到0v，并且经解码的源极线被设置为1.8v。选择用于擦除的行中的字线wla 42和wlb 44均由一系列1.8v擦除脉冲驱动，以提供流过晶体管34和36两者的最大电流。擦除脉冲与1v读取
脉冲交错，在此期间测量reram装置的电阻。在图5b的示例中，擦除脉冲继续，直到reram装置12的电阻达到预定水平以指示其已被成功擦除。不要求测量reram装置12的实际电阻，并且与预定阈值的比较是足够的，其中使用大于预定阈值的电阻来指示其已被成功擦除。没有理由向两个晶体管34和36的栅极施加不同电压，因为在reram存储器单元被擦除时不存在gidl条件，因为在本实施方案中被擦除的reram存储器单元中的晶体管34和36两者的栅极
‑
漏极电压为约0.6v。
43.图4的表的擦除禁止列示出了在要禁止reram存储器单元被擦除的擦除操作期间施加到reram存储器单元的各种输入的示例性电位。在阵列中逐行控制擦除，并且包含要被禁止擦除的reram装置的行中的字线wla 42被设置为0v以禁止擦除。在此非限制性实施方案中，包含要被禁止擦除的reram装置的行中的字线wlb被设置为1.2v。将位线和源极线电压设定为与擦除列中相同的电平。通过将字线wlb2设定为1.2v，擦除电压在晶体管34和36之间大致相等地划分，并且在晶体管36中禁止gidl。在擦除期间要施加到wlb2的特定电压被选择为使得擦除电压在晶体管34和36之间大致相等地划分。
44.使用其栅极由单独的字线驱动到不同电压的两个串联连接的nmos晶体管34和36减少了编程禁止和擦除禁止期间的gidl问题。通过将不同的编程脉冲电压施加到要编程的单元中的字线wla 42和wlb 44，晶体管34和36的阻抗保持大致相等并且耗散大致相同的功率。
45.使用由单独的字线驱动的两个串联连接的nmos晶体管还提供了在编程禁止和擦除禁止操作期间选择晶体管中的栅致漏极泄漏(gidl)的减少。这允许针对未选择的截止路径进行目标栅极电压控制以显著减小gidl。较低的gidl转换为编程和擦除操作期间较低的总功耗以及读取操作期间较高的感测准确度。
46.在编程禁止情况下，与图1所描绘的现有技术单元相比，将wla电压设定为1.2v减小了图2中nmos晶体管34的栅极和漏极之间的电场的量值，这产生显著较低的gidl。此外，这种偏置方案有效地对位线(bl)38与源极线(sl)40之间的电压进行划分，从而限制串联连接的晶体管34和36中的每个晶体管的最大电压暴露。
47.在擦除禁止情况下，与图1所描绘的现有技术单元相比，将wlb电压设置为1.2v减小了nmos晶体管36的栅极和源极之间的电场的量值，这也产生显著较低的gidl。与编程禁止情况下的情况一样，这种偏置方案有效地对位线(bl)38与源极线(sl)40之间的电压进行划分，从而限制串联连接的晶体管34和36中的每个晶体管的最大电压暴露。
48.如上所述，所利用的特定电压不意在是限制性的，并且仅作为某些目前可用的晶体管的适当电压的具体示例来提供。
49.虽然已经示出和描述了本发明的实施方案和应用，但是对于本领域技术人员来说显而易见的是，在不脱离本文的发明构思的情况下，可以进行比上述更多的修改。因此，除了所附权利要求的实质之外，本发明不受限制。