半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.于2020年5月15日提交的日本专利申请号2020
‑
086359的公开内容包括说明书、附图和摘要，通过整体引用并入本文。
技术领域
3.本公开涉及半导体器件。特别地，本公开涉及一种有效的技术，被应用于包括非易失性存储器和中央处理单元的半导体器件。


背景技术：

4.在半导体器件中，设置有多个主控器(例如，多个中央处理单元(cpu))，每个主控器可以被配置为共享作为一个非易失性存储器的闪速存储器。在具有该配置的半导体器件中，例如，存储器控制器控制每个主控器对闪速存储器的访问。
5.日本未经审查的专利申请公开号2008
‑
34045公开了如下技术：中断和重新开始针对闪速存储器进行的写入/擦除过程。
6.下面列出公开的技术
7.[专利文件1]日本未审查专利申请公开号2008
‑
34045。


技术实现要素：

[0008]
在设置有多个中央处理单元(cpu)的半导体器件中，在针对闪速存储器进行的写入/擦除操作相互竞争的情况下，有必要等待直到先前被执行的一个过程完成，即使其他过程是具有高优先级的过程。
[0009]
将来，当一个半导体器件中设所置的中央处理单元(cpu)的数目增加时，即当多cpu核发展时，有必要使具有大面积影响的闪速存储器的划分最小化，以便降低成本。结果，认为闪速存储器的划分的数目(库(bank)的数目)减少，并且它变成以下状态：cpu核的数目>闪速存储器中的库的数目。因此，预计针对相同闪速存储器(一个库)进行的写入操作和擦除操作的竞争将变得显著。
[0010]
本公开的目的是提供一种技术，该技术能够在针对一个闪速存储器进行的写入操作被暂停时或在对闪速存储器进行的擦除操作被暂停时，执行写入操作或擦除操作。
[0011]
根据本说明书和附图的描述，其他目的和新颖特征将变得明显。
[0012]
以下将简要说明本公开的代表性发明的概述。
[0013]
基于一个实施例，提供一种半导体器件，包括：
[0014]
非易失性存储器单元，包括多个第一存储器单元和多个第二存储器单元；
[0015]
位锁存器；以及
[0016]
保存寄存器。
[0017]
在第一写入操作中，将第一写入数据存储在位锁存器和保存寄存器中，并且基于在位锁存器中存储的第一写入数据来执行到多个第一存储器单元的写入。
[0018]
在第一写入操作期间，第一写入操作基于暂停命令被中断，并且第二写入操作被执行。
[0019]
在第二写入操作中，将第二写入数据存储在位锁存器中，并且基于第二写入数据来执行到多个第二存储器单元的写入。
[0020]
在第二写入操作结束之后，保存寄存器的第一写入数据基于恢复命令来被重置到位锁存器，并且中断的第一写入操作基于被重置到位锁存器的第一写入数据来被重新开始。
[0021]
另外，根据另一实施例，提供一种半导体器件，包括：
[0022]
非易失性存储器单元，包括多个第一存储器单元和多个第二存储器单元；
[0023]
第一位锁存器；以及
[0024]
第二位锁存器。
[0025]
在第一写入操作中，将第一写入数据存储在第一位锁存器中，并且基于在第一位锁存器中存储的第一写入数据来执行到多个第一存储器单元的写入。
[0026]
在第一写入操作期间，第一写入操作基于暂停命令被中断，并且第二写入操作被执行；
[0027]
在第二写入操作中，将第二写入数据存储在第二位锁存器中，并且基于第二写入数据来执行到多个第二存储器单元的写入。
[0028]
在第二写入操作结束之后，中断的第一写入操作基于恢复命令和第一位锁存器的锁存数据来被重新开始。
[0029]
此外，根据又一实施例，提供一种半导体器件，包括：
[0030]
非易失性存储器单元，包括多个第一存储器单元和多个第二存储器单元；
[0031]
位锁存器；以及
[0032]
保存寄存器。
[0033]
在第一写入操作中，将第一写入数据存储在位锁存器中，并且基于在位锁存器中存储的第一写入数据来执行到多个第一存储器单元的写入。
[0034]
在第一写入操作期间，第一写入操作基于暂停命令被中断，在位锁存器上的数据被保存在保存寄存器中，并且第二写入操作被执行。
[0035]
在第二写入操作中，将第二写入数据存储在位锁存器中，并且基于第二写入数据来执行到多个第二存储器单元的写入。
[0036]
在第二写入操作结束之后，被保存在保存寄存器中的数据基于恢复命令来被重置到位锁存器，并且中断的第一写入操作基于被重置到位锁存器的数据来被重新开始。
附图说明
[0037]
图1是图示根据实施例的半导体器件的示意性配置示例的框图。
[0038]
图2是图示闪速存储器中的存储器单元的配置示例的截面图。
[0039]
图3是图示闪速存储器和存储器控制器的示意性配置示例的框图。
[0040]
图4是图示被施加到存储器单元的电压值的一个示例的视图。
[0041]
图5是图示写入操作的操作流程的视图。
[0042]
图6是图示擦除操作的操作流程的视图。
[0043]
图7是图示当暂停命令被生成时的中断处理流程的视图。
[0044]
图8是图示当恢复命令被发出时的处理流程的视图。
[0045]
图9是用于说明当写入被暂停时写入中的锁存数据的转变的视图。
[0046]
图10是用于说明当写入被暂停时，擦除中的锁存数据的转变的视图。
[0047]
图11是图示根据第一示例的存储器控制器的电路配置的一个示例的视图。
[0048]
图12是图示根据第一示例的在发出恢复命令时的处理流程的视图。
[0049]
图13是用于说明根据第一示例的锁存数据的转变的视图。
[0050]
图14是图示根据第二示例的闪速存储器flm的电路配置的一个示例的视图。
[0051]
图15是用于说明根据第二示例的锁存数据的转变的视图。
[0052]
图16是图示根据第三示例的存储器控制器flmc和闪速存储器flm的电路配置的一个示例的视图。
[0053]
图17是图示根据第三示例的在发出恢复命令时的处理流程的视图。
[0054]
图18是用于说明根据第三示例的锁存数据的转变的视图。
具体实施方式
[0055]
在下文中，将参考附图描述实施例和示例。这里，在以下描述中，相同的附图标记应用于相同的组件，并且其重复的描述可以被省略。注意，为了使描述清楚，与实际实施例相比，附图可以被示意性地表示。然而，这仅是一个示例，并且不限制本发明的说明。
[0056]
(实施例)
[0057]
(半导体器件的整体配置)
[0058]
图1是图示半导体器件的示意性配置示例的框图。半导体器件ic包括中央处理单元cpu(在下文中，被称为“cpu”)、作为易失性存储器的取存储器)、存储器控制器flmc、作为非易失性存储器的闪速存储器flm、外围总线bus等。如图1所示，cpu和存储器控制器flmc连接到外围总线bus，并且各种信息经由外围总线bus来输入和输出。
[0059]
cpu是执行与半导体器件ic的各个组件的控制相关的算术处理等的功能块。cpu读出被存储在闪速存储器flm中的程序，并且将因此读出的程序开发在ram上。cpu执行在ram上所开发的程序，从而实现执行每个功能的功能块。高速缓冲存储器cache设置在cpu内，并且在算术处理中经常使用的信息被存储在高速缓冲存储器cache中。
[0060]
如以上所描述的，ram被用来开发从闪速存储器flm读出的程序，并且由cpu临时存储算术处理数据。
[0061]
存储器控制器flmc是用于执行针对闪速存储器flm的控制的功能块。存储器控制器flmc针对闪速存储器flm执行关于写入操作、读取操作、擦除操作等的过程。
[0062]
(存储器单元的配置示例)
[0063]
图2是图示闪速存储器fml中的存储器单元mc的配置示例的截面图。图3是图示闪速存储器fml和存储器控制器flmc的示意性配置示例的框图。图4是图示施加到存储器单元的电压值的一个示例的视图。
[0064]
为了方便起见，图2仅图示了一个非易失性存储器单元(在下文中，被称为“存储器单元”)mc。然而，实际上，多个存储器单元mc以阵列布置。多个存储器单元mc沿着图2中所图示的位线bl和控制栅极cg以网格图案布置。位线bl在y方向上延伸，并且控制栅极cg在x方
向上延伸。更具体地，各自在y方向上延伸的多个位线bl设置在闪速存储器flm中，并且多个位线bl在x方向上布置。另外，各自在x方向上延伸的多个控制栅极cg设置在闪速存储器flm中，并且多个控制栅极cg在y方向上布置。多个存储器单元mc被布置为与在多个位线bl和多个控制栅cg之间的各个交叉点相对应。
[0065]
如图2和图3中所图示的，存储器单元mc包括选择晶体管st和存储器晶体管mt。选择晶体管st的一个电极连接到位线bl。存储器晶体管mt的一个电极经由源极线sl连接到源极驱动器sdr。选择晶体管st的另一电极连接到存储器晶体管mt的另一电极。因此，在存储器单元mc中，选择晶体管st和存储器晶体管mt在源极线sl和位线bl之间彼此串联连接。选择晶体管st包括控制栅极cg，并且存储器晶体管mt包括电荷存储层csl和存储器栅极mg。存储器栅极mg连接到存储器栅极驱动器mgdr。如图2中所图示的，在存储器单元mc中，源极线sl侧是源极s，并且位线bl侧是漏极d。
[0066]
闪速存储器flm的写入方法是热电子注入方法，其中电流在漏极d和源极s之间流动以将电荷捕获在电荷存储层csl中。在闪速存储器flm中，数据“0”对应于阈值为高的状态，并且数据“1”对应于阈值为低的状态。热电子注入方法是如下的方法，在该方法中，高电压被施加到存储器栅极mg，并且在电荷可以被容易捕获的状态下电流在漏极d和源极s之间流动以通过电荷存储层csl来捕获电荷，从而变成存储器单元mc的阈值被设置为高的状态。即，值被写入到存储器单元mc。
[0067]
另一方面，闪速存储器flm的擦除方法通过带间隧穿(btbt，band to band tunneling)来执行。通过施加正电压到源极线sl，施加负电压到存储器栅极mg，并且使空穴隧穿到电荷存储层csl，空穴和捕获的电荷再结合以消除电荷存储层中的电荷。
[0068]
图4图示了施加到存储器单元mc的电压值示例。通过向存储器单元mc施加在图4中所描述的电压值，可以针对存储器单元mc执行写入操作(prog)、擦除操作(erase)或读取操作(read)。在图4中，vd指示位线bl或漏极d的电压值；vcg指示控制栅极cg的电压值；vmg指示存储器栅极mg的电压值；以及vs是源极线sl或源极s的电压值。
[0069]
感测放大器sa是执行针对存储器单元mc进行的写入操作或擦除操作是否完成的确定过程的功能块。例如，感测放大器sa针对每个位线bl而设置。感测放大器sa中的每个感测放大器连接到相对应的位线bl、以及相对应的开关电路的位锁存器电路(在下文中，被称为“位锁存器”)blat。读取操作在写入操作或擦除操作之后执行。感测放大器sa例如将通过读取操作流动到位线bl中的电流与由存储器控制器flmc提供的参考信号的电流进行比较。该处理被称为验证。例如，在流动到位线bl中的电流大于参考信号的电流的情况下，感测放大器sa确定预定数据被写入到存储器单元mc，并且向位锁存器blat输出写入完成信号。
[0070]
(写入操作)
[0071]
图5是图示写入操作的操作流程的视图。首先，用于程序的写入数据(pdata)从cpu被传送到闪速存储器flm的位锁存器blat(在下文中，也被称为“数据输入”)(p1)。接下来，写入脉冲(prg脉冲)被施加(p2)、写入验证(prg验证)被执行(p3)，并且写入验证确定被执行(p4)。当针对所有位的写入验证通过(yes)(p4)时，写入操作完成(end)。写入脉冲施加(p2)、写入验证(p3)和写入验证确定(p4)的过程被重复(no)，直到针对所有位的写入验证被通过。此后，存在以下功能：针对在写入验证时通过写入验证确认写入完成的存储器单元mc，通过反转被存储在位锁存器blat中的数据，来掩蔽针对存储器单元mc的写入脉冲施加
(p2)和验证执行(p3)。这被称为验证掩码功能。本发明还对应于该验证掩码功能。当然，即使在不存在验证掩码功能的情况下，本发明也可以被应用。
[0072]
(擦除操作)
[0073]
图6是图示擦除操作的操作流程的视图。擦除不需要来自cpu的数据输入。然而，为了避免创建过度擦除的单元，擦除块中的所有存储器单元mc中被写入到高阈值电平(e1)。这被称为“预写”。为了执行预写(e1)，锁存的数据被设置为“全0”，并且脉冲施加以与写入类似的方式来执行。当预写完成时，以与写入类似的方式来施加擦除脉冲(era脉冲)(e2)；擦除验证被执行(e3)；以及验证确定被执行(e4)。当针对所有位的擦除验证被通过(yes)时，擦除完成(end)。重复擦除脉冲施加(e2)、擦除验证(e3)和擦除验证确定(e4)的过程(no)，直到针对所有位的擦除验证被通过。
[0074]
(暂停命令被生成时的中断处理流程和恢复命令被发出时的处理流程)
[0075]
图7是图示暂停命令被生成时的中断处理流程的视图。图8是示出恢复命令被发出时的处理流程的视图。
[0076]
当在图5和图6中所图示的暂停接收时段tpsus期间，暂停命令suscmd从cpu发出时，针对写入过程或擦除过程来执行中断过程和暂停过程。图7图示了表示在那时待被执行的处理内容的流程。当基于暂停命令susmcd的中断被生成(s5)时，暂停状态寄存器ssreg被设置(s6)；用于复原中断过程所必需的数据(诸如命令开始地址或选择的宏信息)在恢复时被保存(s7)；以及通过执行针对闪速存储器flm的中断过程来完成暂停(s8)。
[0077]
当恢复命令rescmd从cpu发出时，如图8中所图示的，恢复处理被执行。在恢复处理中，执行诸如以下的过程：基于恢复命令rescmd来做出恢复请求(s9)；针对在暂停流程时被执行的过程，清除暂停状态的寄存器ssreg(s10)；保存信息(诸如命令开始地址或所选择的宏信息)的复原(s11)；闪速操作flmop的复原过程(s12)；或从中断部分重新开始(s13)。
[0078]
(问题的说明)
[0079]
图9是用于说明当写入被暂停时，写入中的锁存数据的转变的视图。图10是用于说明当写入被暂停时，擦除中的锁存数据的转变的视图。在图9和图10中，在写入命令发出(p1)时，位锁存器blat的写入数据被称为数据a，并且在第一验证(p3(第一次))结束时，位锁存器blat的锁存数据被称为数据b。另外，上述写入命令完成时，位锁存器blat的锁存数据被称为数据c；在写入暂停状态下，到相同宏的位锁存器blat的写入数据被称为数据d；以及在写入完成时，位锁存器blat的锁存数据被称为数据e。此外，通过假设暂停发生在第二写入脉冲的施加结束(相对于下面所图示的数据转变表(图13、图15和图18)，暂停同时发生)时，图9和图10图示了通过暂停的写入操作或擦除操作的位锁存器blat的锁存数据的转变表。图9和图10中所描述的流程中的写入过程、擦除过程和暂停过程分别对应于图5、图6和图7中所图示的操作流程。
[0080]
在p2和p3处，针对写入脉冲施加和验证执行来完成写入的存储器单元，通过反转并复原(验证掩码)与该存储器单元相对应的位锁存器blat的位锁存电路的值，位锁存器blat的值由此从数据a变化到数据b。在写入暂停状态下，被设置到闪速存储器flm的位锁存器blat的锁存数据保持。为此，当操作中的针对位锁存器blat的数据被执行以在写入暂停状态下执行到相同宏的写入命令时，在图9中位锁存器blat的锁存数据从数据b变化到数据d，并且恢复操作无法被执行。另外，如图10中所图示的，当擦除命令在写入暂停状态下针对
相同的宏来被执行时，位锁存器blat的锁存数据从数据b变化到“全0”用于预写(e1)，并且恢复操作无法被执行。这里，在本说明书中，相同的宏指示一个闪速存储器flm，或包括多个存储器库的闪速存储器flm中的一个存储器库。
[0081]
本发明提供了如下方法：在写入暂停状态期间针对相同的宏执行的写入操作或擦除操作之后的恢复操作时，复原在暂停期间的位锁存器blat的锁存数据。在写入被暂停时，位锁存器blat的数据复原方法在写入操作之后与擦除操作之后之间是类似的。为此，在下文中，写入操作的情况将作为代表性示例来描述。然而，这并不排除擦除操作的情况。注意，多个存储器单元mc包括多个第一存储器单元和多个第二存储器单元。多个第一存储器单元是在写入时向其写入写入数据的存储器单元。多个第二存储器单元是在对多个第一存储器单元的写入操作的写入被暂停状态的状态下，作为写入操作或擦除操作的目标的存储器单元。
[0082]
(第一示例)
[0083]
在相同的宏中支持在写入暂停状态下执行写入命令或擦除命令。为此，用于保持从cpu传送的写入数据pdata的附加电路设置在除闪速存储器flm之外的任何地方中，例如设置在存储器控制器flmc中。图11是图示存储器控制器flmc的电路配置的一个示例的视图。图11中所图示的电路配置仅是一个示例，并且如果协议中的数据不同，则电路可以根据协议中的数据来改变。
[0084]
如图11中所图示的，存储器控制器flmc包括用于保存的寄存器(在下文中，被称为“保存寄存器”)sreg、数据输入生成标记flg，第一选择电路sel1、第二选择电路sel2和and电路and1。闪速存储器flm包括位锁存器blat。
[0085]
存储器控制器flmc被配置为从cpu接收写入数据pdata、数据输入命令cm
‑
din和数据输入模式信号md_din。进一步地，存储器控制器flmc被配置为当在写入状态下从cpu发出暂停命令susmcd时，将写入暂停状态通知信号ns_pss从“0”状态设置到“1”状态。在不是写入暂停状态的情况下，写入暂停状态通知信号ns_pss被设置为“0”状态。
[0086]
当数据输入在写入暂停状态期间生成时，基于写入暂停状态通知信号ns_pss的“1”状态和数据输入模式信号md_din，数据输入生成标记flg从“0”状态被设置为“1”状态。
[0087]
第一选择电路sel1的由“0”指示的输入端被配置为接收写入数据pdata，并且第一选择电路sel1的由“1”指示的输入端连接到保存寄存器sreg的输出端。第一选择电路sel1的输出端连接到保存寄存器sreg的输入端。第一选择电路sel1的选择操作基于写入暂停状态通知信号ns_pss来被控制。在写入暂停状态通知信号ns_pss处于“0”状态的情况下，第一选择电路sel1的由“0”指示的输入端连接到第一选择电路sel1的输出端。在写入暂停状态通知信号ns_pss处于“1”状态的情况下，第一选择电路sel1的由“1”指示的输入端连接到第一选择电路sel1的输出端。
[0088]
第二选择电路sel2的由“0”指示的输入端被配置为接收写入数据pdata，第二选择电路sel2的由“1”指示的输入端连接到保存寄存器sreg的输出端。第二选择电路sel2的输出端连接到位锁存器blat的输入端。第二选择电路sel2的选择操作基于and电路and1的输出来被控制。在and电路and1的输出处于“0”状态的情况下，第二选择电路sel2的由“0”指示的输入端连接到第二选择电路sel2的输出端。在and电路and1的输出处于“1”状态的情况下，第二选择电路sel2的由“1”指示的输入端连接到第二选择电路sel2的输出端。
[0089]
and电路and1被配置为接收数据输入生成标记flg的输出信号和恢复信号res。当恢复命令rescmd从cpu发出时，恢复信号res被设置为“1”状态。当数据输入生成标记flg被设置为“1”状态并且恢复信号res被设置为“1”状态时，and电路and1的输出信号被设置为“1”状态。否则，and电路and1的输出信号被设置为“0”状态。
[0090]
在不是写入暂停状态的情况下(写入暂停状态通知信号ns_pss处于“0”状态)，存储器控制器flmc将与数据输入指令(cm_din)一起从cpu传送的写入数据pdata传送到闪速存储器flm的位锁存器blat，并且同时将它们传送到保存寄存器sreg。在写入暂停状态期间(当写入暂停状态通知信号ns_pss处于“1”状态时)，存储器控制器flmc不将任何数据传送到保存寄存器sreg，但仅将写入数据pdata传送到闪速存储器flm的位锁存器blat。另外，当数据输入在写入暂停状态期间发生时，数据输入生成标记flg被设置为“1”状态。然后，在恢复时(当恢复信号res处于“1”状态时)，数据pdata的传送源通过数据输入生成标记flg和恢复信号从cpu切换到保存寄存器sreg的路径。
[0091]
图12是图示根据第一示例的在发布恢复命令时的处理流程的视图。图13是用于说明根据第一示例的锁存数据的转变的视图。注意，由于图9的说明可以为图13中所图示的写入和在写入暂停期间的写入提供参考，重复的说明将被省略。
[0092]
当恢复命令rescmd从cpu发出时，如图12中所图示的，恢复处理被执行。在恢复处理中，基于恢复命令rescmd(ss9)做出恢复请求。接下来，确定数据输入生成标记flg是否被设置为“1”(ss10)。在数据输入生成标记flg被设置为“1”(是)的情况下，处理流程转到ss11。在数据输入生成标记flg未被设置为“1”(否)的情况下，处理流程转到ss13。
[0093]
在ss11处，将被存储在保存寄存器sreg中的写入数据pdata(a)重置到闪速存储器flm的位锁存器blat的过程(ss11)被执行。然后，考虑到验证掩码，写入验证被执行，以便在暂停时将重置的锁存数据pdata(a)复原到锁存数据(b)(ss12)。
[0094]
接下来，针对在暂停操作流程时执行的过程来执行以下：清除暂停状态寄存器ssreg的过程(ss13)、保存信息(诸如命令开始地址或所选择的宏信息)的复原(ss14)、闪速操作flmop的复原过程(ss15)，以及从中断部分的重新开始(ss16)。
[0095]
如图12和图13中所图示的，数据输入生成标记flg通过在写入暂停期间执行写入来被设置，并且以下过程(ss11)在恢复开始时而执行的过程之前被执行：通过使用被存储在保存寄存器sreg中的数据pdata(a)将写入数据pdata(a)重置到闪速存储器flm的位锁存器blat。进一步地，考虑到验证掩码，验证被执行，以便在暂停时将重置的锁存数据pdata(a)复原为锁存数据(b)(ss12)。通过验证来相互比较(ss12)锁存数据(a)和存储器单元mc。如果存储器单元mc被写入，则锁存数据(a)被反转，并且可以在暂停时将它们复原为锁存数据(b)的状态。在图13中，由于暂停的定时是在施加写入脉冲之后并且在写入验证之前，所以锁存数据(a)在恢复时通过验证(ss12)被改变为锁存数据(c)。在其他定时处，可以将它们复原到暂停时的状态。
[0096]
根据第一示例，可以获得以下效果。
[0097]
1)通过在存储器控制器flmc中仅设置附加电路，可以支持写入暂停时的写入操作以及写入暂停时的擦除操作。
[0098]
2)在以上1)中，可以照原样使用本发明之前的作为设计资产的闪速存储器flm，并且这可以抑制设计成本增加。
[0099]
3)关于由于诸如用于复原验证掩码信息的写入数据(ss11)或写入验证(ss12)的重置的过程而引起的暂停响应时间增加的情况，可以采取措施以防止即使在恢复流程处理期间由接收暂停而引起的恶化。
[0100]
(第二示例)
[0101]
接下来，将描述第二示例。图14是图示根据第二示例的闪速存储器flm的电路配置的一个示例的视图。在第二示例中，如图14中所图示的，两个位锁存器(blat1、blat2)和两个选择电路(sel3、sel4)设置在闪速存储器flm内。第一选择电路sel3和第二选择电路sel4被配置为使得其选择操作基于写入暂停状态通知信号ns_pss和恢复信号res来被控制。
[0102]
在暂停执行时，或者在写入暂停期间接收到写入命令或擦除命令时，第一位锁存器blat1的锁存数据被保存在第二位锁存器blat2中，或将数据的写入目的地和内部参考切换到第二位锁存器blat2。然后，在恢复时，通过将锁存数据从第二位锁存器blat2复原到第一位锁存器blat1，或通过将写入目的地和内部参考设置到第一位锁存器blat1，它们被复原到暂停时的状态。
[0103]
为了通过信号(ns_pss、res)来切换或保存路径，锁存数据的复原过程与第一示例或第三示例(将在后面描述)相比被高速完成。如图。图15是用于说明根据第二示例的锁存数据的转变的视图。图15和图13之间的区别在于：在恢复时不需要添加写入数据的重置(ss11)和验证(ss12)的过程，该过程在图13中被执行，以便保存包含由验证掩码反转的锁存数据的信息或将其切换到另一位锁存器。为此，作为恢复时的操作流程，在图8中所图示的操作流程可以代替图12中所图示的操作流程来被用作恢复时的动作流程，
[0104]
(第三示例)
[0105]
接下来，将描述第三示例。图16是图示根据第三示例的存储器控制器flmc和闪速存储器flm的电路配置的一个示例的视图。图17是图示根据第三示例的在发布恢复命令时的处理流程的视图。图18是用于说明根据第三示例的锁存数据的转变的视图。
[0106]
如图16中所图示的，读取机制设置在位锁存器blat中。存储器控制器flmc在暂停时或在暂停期间接收到写入命令或擦除命令时，读取闪速存储器flm的位锁存器blat的锁存数据，并且将读取的锁存数据存储或保存在存储器控制器flmc中设置的保存寄存器sreg中。与第一示例类似，设置第二选择电路sel2和数据输入生成标记flg。当在数据输入生成标记flg被设置为“1”状态的状态下执行恢复时，在恢复时由存储器控制器flm将在保存寄存器sreg中保存的锁存数据重置到闪速存储器flm的位锁存器blat。
[0107]
图17基本上与图12中所图示的处理相同。然而，由于不需要复原验证掩码信息的过程，所以不需要图12中所图示的验证过程(ss12)。在其中安装验证掩码功能的闪速存储器flm中，当写入完成时，锁存数据被反转并被复原，并且当锁存数据被读取时可以保存和复原包含验证掩码的信息。作为第三示例的独特效果，与将两个位锁存器blat保持原样的第二示例相比，可以抑制面积增加。
[0108]
(第四示例)
[0109]
根据第四示例的电路配置与图1中所图示的相同。在第一至第三示例中，附加电路设置在存储器控制器flmc或闪速存储器flm中以保持写入数据pdata。然而，在第四示例中，cpu保持写入数据pdata；在再次恢复之前，将写入数据pdata传送到闪速存储器flm；并且发出恢复命令rescmd。在闪速存储器flm具有验证掩码功能的情况下，存储器控制器flmc在接
收到恢复命令rescmd时执行验证；将验证掩码信息复原到暂停时的状态；并且继续进行恢复处理。
[0110]
如上所述，已经基于实施例描述了本技术的发明人做出的发明。然而，本发明不限于上述实施例和上述示例，并且不言而喻，可以进行各种修改。