包括存储器单元串的存储器阵列及用于形成存储器阵列的方法与流程

1.本文公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。


背景技术：

2.存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)及存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线与存取线的组合唯一地寻址。
3.存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个体存储器单元可经配置以存储多于两个水平或状态的信息。
4.场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极去除电压时，大大地防止了电流流过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
5.快闪存储器是一种类型的存储器，且大量用于现代计算机及装置中。举例来说，现代个人计算机可使bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机及其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
6.nand可为集成式快闪存储器的基本架构。nand单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为nand串)。nand架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆可编程的竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括分别包括晶体管的竖直堆叠的存储器单元。
7.存储器阵列可布置于存储器页、存储器块及部分块(例如，子块)及存储器平面中，例如，如美国专利申请公开案第2015/0228651号、第2016/0267984号及第2017/0140833号中的任一个中所展示及描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字
线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。


技术实现要素：

8.在一个方面中，本技术提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成将包括竖直交替的第一层及第二层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层的材料具有与所述第二层的材料不同的组合物；在所述下部部分中形成支柱，所述支柱分别水平定位，其中将形成个别沟道材料串结构，所述支柱包括牺牲材料；在所述下部部分及所述支柱上方形成所述堆叠的上部部分的所述竖直交替的第一层及第二层；将沟道开口形成到所述堆叠中且分别延伸到个别所述支柱；通过所述沟道开口去除所述支柱的所述牺牲材料以将所述沟道开口较深地延伸到所述堆叠中；及在所述延长的沟道开口中及在由所述去除产生的其中的空隙空间中形成沟道材料串结构。
9.在另一方面中，本技术提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；在所述导体层上方形成将包括竖直交替的第一层及第二层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层的材料具有与所述第二层的材料不同的组合物，最下部的所述第一层包括第一牺牲材料；在所述最下部的第一层中形成支柱，所述支柱分别水平定位，其中将形成个别沟道材料串结构，所述支柱包括第二牺牲材料；在所述下部部分及所述支柱上方形成所述堆叠的上部部分的所述竖直交替的第一层及第二层；将沟道开口形成到所述堆叠中且分别延伸到个别所述支柱；通过所述沟道开口去除所述支柱的所述第二牺牲材料以将所述沟道开口较深地延伸到所述堆叠中；在所述延长的沟道开口中及在由所述去除产生的其中的空隙空间中形成沟道材料串结构；将水平延长沟槽形成到所述堆叠中，所述水平延长沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部的第一层中的所述第一牺牲材料；通过所述沟槽从所述最下部的第一层各向同性地蚀刻所述第一牺牲材料；及在所述各向同性蚀刻之后，在所述最下部的第一层中形成导电材料，所述导电材料将所述个别沟道材料串结构的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起。
10.在又一方面中，本技术进一步提供一种包括存储器单元串的存储器阵列，其包括：横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层及导电层，存储器单元的沟道材料串结构延伸穿过所述绝缘层及所述导电层；及所述沟道材料串结构分别包括在下部部分上方且与下部部分接合的上部部分，个别所述沟道材料串结构包括在所述上部及下部部分接合的垂直截面中的至少一个外部折弯表面。
附图说明
11.图1是根据本发明的实施例的过程中衬底的一部分的图解横截面图且是穿过图2中的线1
‑
1截取的。
12.图2是穿过图1中的线2
‑
2截取的图解横截面图。
13.图3到10及14到38是根据本发明的一些实施例的过程中的图1及2的构造或其各部分的图解依序截面、展开、放大及/或部分视图。
14.图11到13及39到53是根据本发明的一些实施例的在处理中的衬底的部分的图解横截面图。
具体实施方式
15.本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列为例如nand或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下cmos)。本发明的实施例涵盖所谓的“后栅”或“替换栅”工艺、所谓的“先栅”工艺，及不论是现有的还是未来开发的与晶体管栅极的形成时间无关的其它工艺。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，nand架构)。参考图1到53描述第一实例方法实施例，其可视为“后栅”或“替换栅”工艺且从图1及2开始。
16.图1及2示出构造10，其具有其中将形成晶体管及/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘(即，本文中以电气方式)材料中的任何一或多种的基底衬底11。各种材料已经竖向形成于基底衬底11上方。材料可在图1及2所描绘的材料的旁边、竖向向内或竖向向外。举例来说，可在基底衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路系统，并且所述控制及/或其它外围电路系统可或可不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造及操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
17.在一些实施例中且如图所示，包括导体材料17(例如，wsi
x
顶部的导电掺杂的多晶硅)的导体层16已形成在衬底11上方。导体层16可包括用于控制对将在阵列12内形成的晶体管及/或存储器单元的读取及写入存取的控制电路系统(例如外围阵列下电路系统及/或公共源极线或板)的部分。
18.堆叠18*的下部部分18l当存在时已在衬底11及导体层16上方形成(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电层22*及绝缘层20*。实例下部部分18l展示为包括两个绝缘层20*及两个导电层22*。可在下部部分18l(未展示)中交替地提供更多绝缘层20*、更多导电层22*、更少绝缘层20*或更少导电层22*。导电层22*(替代地称为第一层)可不包括传导材料，并且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例导电层22*包括可为完全或部分牺牲的第一材料26(例如，氮化硅)。实例绝缘层20*包括第二材料(例如，24、27；例如一或多个绝缘氧化物，包含例如二氧化硅)，所述第二材料具有与第一材料26的组合物不同的组合物且可完全或部分牺牲。在一个实施例中，最下部的第一层22z包括第一牺牲材料77(例如，多晶硅或氮化硅，并且可与其上方的及/或将在其上方形成的第一层22*的材料具有相同或不同的组合物)。在一个实施例中，次最下部的第一层22x包括导电掺杂的多晶硅47。
19.层20*及22*中的每一个的实例厚度是20到60纳米。在一个实施例中且如图所示，最下部的第一层22z不直接抵靠导体层16的导体材料17，例如其中最下部的第二层20z竖直
处于导体层16的导体材料17与最下部的第一层22z之间。或者，最下部的第一层可直接抵靠导体层(未展示)的导体材料。在一个实施例中，最下部的第二层20z直接抵靠导体层16的导体材料17的顶部19。氮化硅层(未展示)可处于第二材料24与第一牺牲材料77之间，且由此为绝缘层20z的部分。氮化硅层(未展示)可处于第二材料27与第一层材料47之间，且由此为绝缘层20x的部分。
20.堆叠18*包括横向间隔开的存储器块区58，所述存储器块区将包括成品电路系统构造中的横向间隔开的存储器块58。在此文档中，“块”一般包含“子块”。存储器块区58及所得存储器块58(尚未展示)可视为是纵向延伸的且例如沿着方向55定向。存储器块区58可能在此处理点处不可辨别。
21.在一个实施例中，已在次最下部的第一层22x中(及在一个实施例中，在层20x中)形成水平延长线13。线13分别在横向紧邻的存储器块区58之间。线13包括在一个实施例中具有与第一牺牲材料77不同的组合物的第二牺牲材料15。在一些实施例中，“第二牺牲材料”仅被称为“牺牲材料”。在一些实施例中，第二牺牲材料15具有与形成或将形成在第一牺牲材料77上方的第一层材料(例如，47)及形成或将形成在第一牺牲材料77上方的第二层材料(例如，27)不同的组合物。在一个实施例中，第二牺牲材料15具有与次最下部的导电第一层22x的材料47不同的组合物。在一个实施例中，第二牺牲材料15包括金属材料，例如在tin薄层上方的元素钨。在一个实施例中，绝缘体材料24(例如，二氧化硅)可在形成材料47之前在沟槽中形成，所述沟槽在如所展示的材料47及27中形成，且由此所述绝缘体材料横向地处于如所展示的材料47与15之间。无论如何，线13可横向向内渐缩(未展示)，从而更深地移动到下部堆叠部分18l中。线13可被视为具有底表面59。在一个实施例中且如图所示，个别底部线表面59在次最下部的第一层22z上方的任何地方。
22.在一个实施例中，支柱60已形成于下部部分18l中。支柱60水平地定位(即，在x、y坐标中)，其中将形成个别沟道材料串结构。仅作为举例且为了简洁起见，支柱60展示为以每行四个及五个支柱60的交错行的群组或列布置。在一个实施例中，支柱60包括第二牺牲材料15。支柱60可径向向内渐缩(未展示)，从而更深地移动到下部堆叠部分18l中。支柱60可被视为具有底表面64及最上表面63。在形成支柱60及线13两者的实施例中，它们可同时或在不同时间形成。
23.在一个实施例中，支柱底表面64及线底表面59相对于彼此处于不同深度处。在一个此种实施例中，支柱底表面64比线底表面59更深，并且在一个此种后一实施例中，它们在导体层16中(例如，直接抵靠导体材料17)。在一个实施例中，支柱最上表面63分别在最下部的第一层22z上方。
24.参考图3及4，堆叠18*的上部部分18u的竖直交替的第一层22及第二层20已形成在下部部分18l(及当存在时，线13及/或支柱60)上方。实例上部部分18u展示为在下部部分18l上方开始于第二层20，但此可替代地开始于第一层22(未展示)。无论如何，仅展示了少量层20及22，其中上部部分18u(且由此堆叠18*)更有可能包括几十个、一百个或更多个等层20*及22*。此外，可以是也可以不是外围及/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18*之间。仅借助于实例，此类电路系统的导电材料及绝缘材料的多个竖直交替层可在最下部的导电层22*下方及/或在最上部的导电层22*上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下部的导电层22*之间，且一或多个选择栅极层
可在最上部的导电层22*上方。替代地或另外，所描绘的最上部及最下部的导电层22*中的至少一个可为选择栅极层。
25.已通过上部部分18u中的绝缘层20及导电层22形成(例如，通过蚀刻)到下部部分18l及分别到支柱60(当存在时)的沟道开口25。或者，如果不存在支柱60，则沟道开口25可延伸到最下部的第一层22z(包含到其中或到其下方)。无论如何，沟道开口25可径向向内渐缩(未展示)，从而更深地移动到上部堆叠部分18u中。
26.参考图5及6，已通过沟道开口25去除(例如，通过各向同性蚀刻)支柱60(未展示)，由此有效地将沟道开口25延伸到由去除支柱60产生的个别空隙空间61中且到达最下部的第一层22z。本领域的技术人员能够选择合适的各向同性蚀刻化学物质，所述化学物质将相对于其它暴露材料选择性地蚀刻支柱材料15。作为实例，钨材料15可使用氨气及过氧化氢的混合物或硫酸及过氧化氢的混合物相对于sio2及si3n4选择性地各向同性地蚀刻。
27.参考图7到10，晶体管沟道材料36已竖向地沿着第一层及第二层形成在个别沟道开口25及空隙空间61中。沟道材料36将与导体层16中的导电材料17直接电耦合。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)及横向处于栅极区与沟道材料之间的存储器结构。在一个这种实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如电荷存储材料)以及绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕获材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地处于沟道材料与存储材料之间。图10及11展示一个实施例，其中电荷阻挡材料30、存储材料32及电荷传递材料34已竖向地沿着绝缘层20*及导电层22*形成在个别沟道开口25中。晶体管材料30、32及34(例如，存储器单元材料)可通过例如在堆叠18*之上及个别沟道开口25内沉积其相应薄层，随后将此类晶体管材料往回至少平坦化到堆叠18*的顶表面来形成。沟道材料36以及材料30、32及34可共同地被视为包括个别沟道材料串结构53，所述个别沟道材料串结构延伸穿过上部部分18u中的第一层22*及第二层20*，到达下部部分18l中的最下部的第一层22z。
[0028]
沟道材料36可被视为具有其最下部表面71。在一个实施例中，沟道材料串结构53沿其具有存储器单元材料(例如，30、32及34)，并且其中第二层材料(例如，24)水平处于紧邻沟道材料串结构53之间。归因于比例，材料30、32、34及36在图13及14中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗及所谓的iii/v半导体材料(例如，gaas、inp、gap及gan)。材料30、32、34及36中的每一者的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底(未展示)去除材料30、32及34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32及34(如所展示)中的每一种单独地发生，或可仅相对于一些(未展示)发生。替代地且仅作为实例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件(尚未展示)直接电耦合到导体层16的导体材料17。沟道开口25展示为包括径向中心固体电介质材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅作为实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)及/或不含固体材料(未展示)。
[0029]
在一个实施例中，沟道材料串结构53可被视为分别包括在下部部分72上方且与下部部分72接合的上部部分70。个别沟道材料串结构53在垂直截面(例如，图8及10的垂直截
面)中包括至少一个外部折弯表面(jog surface)75(图10)，其中上部部分70及下部部分72接合(即，本文中的“折弯表面”表征为与在折弯表面正上方及正下方的沟道材料串结构的外表面相比方向的突然变化[至少15
°
])。与去除支柱60(如所展示)所留下的空隙空间61的较大最上部径向范围相比，由于沟道开口25的径向向内锥度较深地移动到上部堆叠部分18u中，因此可形成一或多个折弯表面75。或者和/或另外，例如如下所描述，一或多个折弯表面75可由沟道开口25相对于先前支柱60的未对准(在图7到10中未展示)而产生。
[0030]
在一个实施例中，至少一个外部折弯表面75是水平的(如所展示)或在水平的10
°
内。实例个别沟道材料串结构53包括两个折弯表面75，并且在一个实施例中，所述个别沟道材料串结构相对于彼此垂直地倾斜(每一个在一个实例中水平且因此每一个从垂直倾斜90
°
)。
[0031]
图11示出实例替代实施例构造10a。已在适当时使用上文所描述实施例的相同标号，用后缀“a”或用不同标号指示某些构造差异。个别沟道材料串结构53a仅包括一个折弯表面75a，例如所述折弯表面可能由于沟道开口25相对于先前支柱60的稍微未对准而发生。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0032]
图12展示实例替代实施例构造10b。已在适当时使用来自上文所描述的实施例的相同标号，其中用后缀“b”或用不同标号指示一些构造差异。个别沟道材料串结构53b包括不是水平的至少一个折弯表面75b(例如，展示两个折弯表面75b，一个是水平的且另一个不是水平的)。在一个实施例中，非水平的折弯表面75b与水平成大于10
°
，在一个此种实施中与水平成至少22.5
°
，并且在一个此种实施例中与水平成至少45
°
(展示与水平成约66
°
，并且因此与实例极值中的每一个成约24
°
；沟道材料串结构53的竖直表面高于及低于折弯表面75b)。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0033]
图13展示实例替代实施例构造10c，其中个别沟道材料串结构53c包括与水平成45
°
的折弯表面75c(左侧一个)。已在适当时使用来自上文所描述的实施例的相同标号，其中用后缀“b”或用不同标号指示一些构造差异。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0034]
参考图14及15，水平延长沟槽40已形成到堆叠18*中(例如，通过各向异性蚀刻)，并且分别处于横向紧邻的存储器块区58之间且延伸到所述存储器块区之间的线13。
[0035]
参考图16及17，已通过沟槽40去除线13(未展示)的第二牺牲材料15(未展示)(如果材料15包括钨，则通过使用氨气及过氧化氢的混合物或硫酸及过氧化氢的混合物进行的各向同性蚀刻)。最终在沟槽40及由于去除线13的第二牺牲材料15而留下的空隙空间中形成介入材料(尚未展示)。
[0036]
在参考以上实施例展示及描述的实施例中可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。在一些实施例中，例如如下所述，发生其它及/或额外处理。
[0037]
参考图18及19，沟槽40已任选地用内衬材料35(例如，35为氧化铪、氧化铝、二氧化硅、氮化硅等)加衬。内衬材料35可部分地或完全地牺牲，并且理想地为除材料24及材料26的组合物之外的组合物。在沉积内衬材料35之后，所述内衬材料已例如通过其无掩模各向异性间隔物状蚀刻基本上从水平表面上去除。
[0038]
参考图20及21，已将沟槽40延伸到导体层16的导体材料17(例如，通过蚀刻穿过材
料27、77及24)。
[0039]
参考图22到24，已经通过沟槽40从最下部的第一层22z各向同性地蚀刻第一牺牲材料77(未展示)(例如，使用液态或气态h3po4作为主蚀刻剂，其中材料77是氮化硅并且暴露的其它材料包括一或多种氧化物或多晶硅，或使用四甲基氢氧化铵[tmah]，其中材料77是多晶硅)。如果第一层材料26及第一牺牲材料77具有相同组合物，则已通过内衬材料35掩蔽第一层材料26的侧壁，所述内衬材料阻止在蚀刻第一牺牲材料77时蚀刻材料26。
[0040]
在一个实施例中，暴露最下部的第一层中的沟道材料串结构的沟道材料的侧壁。图25及26展示实例此种后续处理，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)及材料34(例如，二氧化硅或二氧化硅及氮化硅的组合)已在层20z中蚀刻，以暴露最下部的第一层22z中的沟道材料串结构53的沟道材料36的侧壁41。层22z中的材料30、32及34中的任一种可被视为其中的牺牲材料。作为实例，考虑材料35是一或多种绝缘氧化物(除二氧化硅之外)，材料47及36是多晶硅，且存储器单元材料30、32及34分别是二氧化硅层及氮化硅层中的一或多者的实施例。在此种实例中，所描绘的构造可通过使用经改性或不同化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅及氮化硅而产生。作为实例，100:1(按体积计)的水与hf的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与hf的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，并且在此种实例中，此类蚀刻化学物质可以交替方式使用，其中需要实现由图25及26所展示的实例构造。本领域的技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图25及26所示的构造。
[0041]
参考图27及28，并且在一个实施例中，导电材料42已沉积到最下部的第一层22z中由于去除第一牺牲材料77而留下的空隙空间中。在一个此种实施例中，导电材料42直接抵靠在最下部的第一层22z中的沟道材料串结构53的沟道材料36的暴露侧壁41，并且在一个实施例中，直接抵靠导体层16的导体材料17的最上部表面19。此只是一个实例，由此导电材料42已沉积以将个别沟道材料串结构53的沟道材料36及导体层16的导体材料17(例如，通过沟道材料侧壁41)直接电耦合在一起。实例导电材料42为导电掺杂的半导体材料(例如，导电掺杂的多晶硅)及金属材料。导电材料42可直接抵靠第一层材料47。例如如果氮化硅层(未展示及在上文提及)在第二材料27(未展示)与第一层材料47之间，则导电材料42可不直接抵靠第一层材料47(未展示)。第一层材料47可在或可不在成品构造中，且如果是，则可为电路不起作用的或电路起作用的。
[0042]
参考图29及30，例如通过可相对于材料24、26、17及47选择性地进行的定时各向同性或各向异性蚀刻已从沟槽40去除导电材料42。此可导致如所展示的内衬材料35的去除，或可单独地去除此材料。替代地，可能已较早去除内衬材料35(未展示)。去除内衬材料35的原因是在替换栅工艺中提供对第二层22中的材料26的接入以用于其去除。当暴露(未展示)时，导电材料42的蚀刻可导致导体材料17的一些蚀刻。实例蚀刻化学物质是各向异性(hbr)且各向同性(tmah)的，其中材料42是导电掺杂多晶硅，材料24是二氧化硅，材料26是二氧化硅。
[0043]
参考图31及32，已进行任选的选择性氧化，因此形成氧化层45(例如，二氧化硅)。
[0044]
参考图33到38，导电层22*的材料26(未展示)已例如通过相对于其它暴露材料理想地选择性地通过沟槽40各向同性地蚀刻掉而去除(例如，使用液态或气态h3po4作为主蚀
刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)。在实例实施例中，导电层22*中的材料26(未展示)是牺牲性的且已被传导材料48代替，并且其后已从沟槽40中去除，因此形成个别导电线29(例如，字线)及个别晶体管及/或存储器单元56的竖向延伸串49。
[0045]
可在形成传导材料48之前形成薄的绝缘内衬(例如，al2o3且未展示)。晶体管及/或存储器单元56的大致位置在图38中用括号指示，而一些在图33、35及37中用虚线轮廓指示，其中晶体管及/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管及/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管及/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未展示)。传导材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的末端50(图38)。在描绘的实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32及34可被视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，在形成沟道开口25及/或沟槽40之后形成导电层22*的传导材料48。替代地，例如关于“先栅”处理，可在形成沟道开口25及/或沟槽40(未展示)之前形成导电层的传导材料。
[0046]
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕获材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的界面可足以在不存在任何单独组合物绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化铪及二氧化硅中的一或多个。
[0047]
在一个实施例中且如所展示，沟道材料串结构53的沟道材料36的最下部表面71从未直接抵靠导体层16的导体材料17中的任一个。
[0048]
介入材料57已形成在沟槽40及由于去除线13的第二牺牲材料15而留下的空隙空间中，并且由此横向地在横向紧邻的存储器块58之间且纵向地沿着横向紧邻的存储器块58。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电及传导材料中的一或多个，且无论如何，可有助于防止成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是sio2、si3n4、al2o3及未掺杂多晶硅中的一或多个。介入材料57可包含穿阵列通孔(未展示)。在形成指定为介入材料57的材料之前形成的沟槽40中的一些材料可保留，并且由此包括介入材料57的一部分。无论如何，在一个实施例中，在形成导电材料42之后，至少大部分介入材料57在沟槽及空隙空间中形成。
[0049]
在参考以上实施例展示及描述的实施例中可使用如本文相对于其它实施例所展
示及/或描述的任何其它属性或方面。
[0050]
图39、40及41分别展示分别可由图11、12及13产生的实例结果构造10a、10b及10c。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0051]
图42及43展示根据本发明的实施例的在过程中的实例替代实施例构造10d。已在适当时使用来自上述实施例的相同标号，其中用后缀“d”或用不同标号指示一些构造差异。图42在处理序列中对应于图2。构造10d具有个别线13d，其具有低于最下部的第一层22z的顶部73的底表面59。此外，在一个此种实施例中且如所展示，线13d分别包括在最下部的第一层22z中的纵向地沿着其的横向相对突起54。可发生与上文所展示及描述的处理类似及/或替代的处理，以产生如图43所示的构造10d(其在序列及视图上对应于第一所描述实施例的图35的构造)。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0052]
参考图44到48描述替代方法。已在适当时使用上文所描述实施例的相同标号，其中用后缀“e”或用不同标号指示某些构造差异。图44在处理序列中对应于图2。实例构造10e具有导体层16的导体材料17，所述导体材料包括与上部导体材料43组合物不同的下部导体材料44(例如，wsi
x
)正上方(例如，直接抵靠)的上部导体材料43(例如，n型或p型导电掺杂多晶硅)。在最下部的第一层22z正上方的第二层20x包括未掺杂多晶硅51(以及第二层材料/层27及24)。氮化硅层(未展示)可处于第二材料27与未掺杂多晶硅51之间，且由此为绝缘层20x的部分。水平延长凹槽79已在下部部分18l中形成并且延伸到导体层16。
[0053]
参考图45及46，导体层16的导体材料43及未掺杂多晶硅51的暴露部分已氧化，由此形成绝缘氧化物45(例如，二氧化硅；例如，纵向地沿着的将为线13e)。
[0054]
此后且参考图47，水平延长线13e已形成于凹槽79中且分别在横向紧邻的存储器块区58之间。实例线13e包括第二牺牲材料15。在一个实施例中，个别线13e的底表面59在导体层16中，并且在一个此种实施例中，不直接抵靠其导体材料(例如，由于存在绝缘氧化物45)。
[0055]
可发生与上文所展示及描述的处理类似及/或替代的处理，以产生如图48所示的构造10e(其在序列及视图上对应于第一所描述实施例的图35的构造)。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0056]
参考图49到53描述参考图44到48展示及描述的方法的替代方法。已在适当时使用来自上文所描述的实施例的相同标号，其中用后缀“f”或用不同标号指示某些构造差异。图49及50在处理序列中共同对应于图44及46。未掺杂多晶硅51已横向地凹入(例如，通过各向同性蚀刻)以纵向地沿着个别凹槽79形成横向相对凹口78。在一个实施例中，如所展示，横向相对凹口78也已形成于导体材料17中。
[0057]
参考图51及52，水平延长线13f(包括第二牺牲材料15)已经形成于凹槽79中且分别在横向紧邻的存储器块区58之间。线13f分别包括在横向相对凹口78中的纵向地沿着其的横向相对突起66。在一个实施例中，线13f包括在导体层16中的底表面59。在横向相对凹口78也已形成于导体材料43中的一个实施例中，线13f也分别包括导体材料43中的横向相对凹口78中的纵向地沿着其的横向相对突起54。
[0058]
可发生与上文所展示及描述的处理类似及/或替代的处理，以产生如图53所示的构造10f(其在序列及视图上对应于第一所描述实施例的图35的构造)。可使用如本文相对
于其它实施例所展示及/或描述的任何其它属性或方面。
[0059]
在一些实施例中，用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括形成堆叠(例如，18*)的下部部分(例如，18l)，所述下部部分将包括竖直交替的第一层(例如，22*)及第二层(例如，20*)。堆叠包括横向间隔开的存储器块区(例如，58)。第一层的材料具有与第二层的材料不同的组合物。支柱(例如，60)形成于下部部分中且分别水平定位，其中将形成个别沟道材料串结构(例如，53)。支柱包括牺牲材料(例如，15)。堆叠的上部部分(例如，18u)的竖直交替的第一层及第二层形成于下部部分及支柱上方。沟道开口(例如，25)形成到堆叠中且分别延伸到个别支柱。支柱的牺牲材料通过沟道开口去除以将沟道开口较深地延伸到堆叠中。沟道材料串结构形成于延长的沟道开口中及由去除支柱产生的其中的空隙空间中。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0060]
在一些实施例中，用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括在衬底(例如，11)上形成包括导体材料(例如，17)的导体层(例如，16)。将包括竖直交替的第一层(例如，22*)及第二层(例如，20*)的堆叠(例如，18*)的下部部分(例如，18l)形成于导体层上方。堆叠包括横向间隔开的存储器块区(例如，58)。第一层的材料具有与第二层的材料不同的组合物。最下部的第一层(例如，22z)包括第一牺牲材料(例如，77)。支柱(例如，60)形成于最下部的第一层中且分别水平定位，其中将形成个别沟道材料串结构(例如，53)。支柱包括第二牺牲材料(例如，15)。堆叠的上部部分(例如，18u)的竖直交替的第一层及第二层形成于下部部分及支柱上方。沟道开口(例如，25)形成到堆叠中且分别延伸到个别支柱。支柱的第二牺牲材料通过沟道开口去除以将沟道开口较深地延伸到堆叠中。沟道材料串结构形成于延长的沟道开口中及由去除支柱产生的其中的空隙空间中。水平延长沟槽(例如，40)形成到堆叠中且分别在横向紧邻的存储器块区之间且延伸到最下部的第一层中的第一牺牲材料。通过沟槽从最下部的第一层各向同性地蚀刻第一牺牲材料。在各向同性蚀刻之后，在最下部的第一层中形成导电材料(例如，42)，所述导电材料将个别沟道材料串结构的沟道材料与导体层的导体材料直接电耦合在一起。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0061]
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成及/或具有相对于装置实施例描述的任一属性。
[0062]
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，所述导体层包括导体材料(例如，17)。存储器阵列包括横向间隔开的存储器块(例如58)，所述存储器块分别包括竖直堆叠(例如，18*)，所述竖直堆叠包括交替的绝缘层(例如，20*)及导电层(例如，22*)。存储器单元的沟道材料串结构(例如53)延伸穿过绝缘层及导电层。沟道材料串结构分别包括在下部部分(例如，72)上方且与下部部分接合的上部部分(例如，70)。个别沟道材料串结构包括在上部及下部部分接合的垂直截面中的至少一个外部折弯表面(例如，75、75a、75b、75c)。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
[0063]
上述处理或构造可被视为相对于组件的阵列，所述组件形成为此类组件的单个堆
叠或单个层面或者在单个堆叠或单个曾经内，所述堆叠或层面在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/层面可具有多个层)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路作为最终构造的部分也可形成于任何位置，并且在一些实施例中可在阵列下面(例如，阵列下方的cmos)。无论如何，一或多个额外此类堆叠/层面可提供或制造于图中展示或上文描述的堆叠/层面上方及/或下方。此外，组件的阵列在不同堆叠/层面中可相对于彼此相同或不同，且不同堆叠/层面可相对于彼此具有相同的厚度或不同厚度。介入结构可设置于竖直紧邻的堆叠/层面之间(例如，额外电路系统及/或介电层)。并且，不同堆叠/层面可相对彼此电耦合。多个堆叠/层面可单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/层面可基本上同时制造。
[0064]
上文所论述的组合件及结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
[0065]
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”及“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。提及“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45
°
的方向。此外，关于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征及/或区竖直地或在竖直的10
°
内延伸。
[0066]
此外，“正上方”、“处于正下方”及“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”及“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
[0067]
本文中所描述的材料、区及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多个组合物、主要由此类一或多个组合物组成或由此一类或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
[0068]
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组合物的紧
邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组合物”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上及/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组合物”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上及/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在...上方”、“在...上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
[0069]
本文中，如果在正常操作中，电流能够从一个区
‑
材料
‑
组件连续流动到另一区
‑
材料
‑
组件，且在充足地产生亚原子正及/或负电荷时主要通过所述亚原子正及/或负电荷的移动来进行所述流动，那么所述区
‑
材料
‑
组件相对于彼此“电耦合”。另一电子组件可在所述区
‑
材料
‑
组件之间且电耦合到所述区
‑
材料
‑
组件。相比之下，当区
‑
材料
‑
组件称为“直接电耦合”时，直接电耦合的区
‑
材料
‑
组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
[0070]
本文中的“行”及“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”及“列”形成。“行”及“列”关于任何系列的区、组件及/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的及/或弯曲的及/或平行及/或不平行，列可同样如此。此外，行及列可相对彼此以90
°
或以一或多个其它角度(即，除平角之外)相交。
[0071]
本文中的导电/导体/传导材料中的任一个的组合物可为金属材料及/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金及任何一或多种导电金属化合物中的任一个或组合。
[0072]
在本文中，关于蚀刻(etch/etching)、去除(removing/removal)、沉积、形成(forming/formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以按体积计至少2:1的比率进行的此类动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
[0073]
除非另有指示，否则本文中“或”的使用涵盖任一个及两者。
[0074]
结论
[0075]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成将包括竖直交替的第一层及第二层的堆叠的下部部分。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组合物。支柱形成于下部部分中且分别水平定位，其中将形成个别沟道材料串结构。支柱包括牺牲材料。堆叠的上部部分的竖直交替的第一层及第二层形成于下部部分及支柱上方。沟道开口形成到堆叠中且分别延伸到个别支柱。支柱的牺牲材料通过沟道开口去除以将沟道开口较深地延伸到堆叠中。沟道材料串结构形成于延长的沟道开口中及由所述去除产生的其中的空隙空间中。
[0076]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。将包括竖直交替的第一层及第二层的堆叠的下部部分形成于导体层上方。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组合物。最下部的第一层包括第一牺牲材料。支柱形成于最下部的第一层中且分别水平定位，其中将形成个别沟道材料串结构。支柱包括第二牺牲材料。堆叠的上部部分的竖直交替的第一层及第二层形成于下部部分及支柱上方。沟道开口形成到堆叠中且分别延伸到个别支柱。支柱的第二牺牲材料通过沟道开口去除以将沟道开口较深地延伸到堆叠中。沟道材料串结构形成于延长的沟道开口中及由所述去除产生的其中的空隙空间中。水平延长沟槽形成到堆叠中且分别在横向紧邻的存储器块区之间且延伸到最下部的第一层中的第一牺牲材料。通过沟槽从最下部的第一层各向同性地蚀刻第一牺牲材料。在各向同性蚀刻之后，在最下部的第一层中形成导电材料，所述导电材料将个别沟道材料串结构的沟道材料与导体层的导体材料直接电耦合在一起。
[0077]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。将包括竖直交替的第一层及第二层的堆叠的下部部分形成于导体层上方。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组合物。最下部的第一层包括第一牺牲材料。次最下部的第一层包括导电掺杂的多晶硅。水平延长线形成在次最下部的第一层中，所述水平延长线分别在横向紧邻的存储器块区之间。线包括第二牺牲材料，所述第二牺牲材料具有与形成或将形成在第一牺牲材料上方的第一层材料、形成或将形成在第一牺牲材料上方的第二层材料，及次最下部的第一层的材料不同的组合物。堆叠的上部部分的竖直交替的第一层及第二层形成于下部部分及线上方。形成沟道材料串结构，所述沟道材料串结构延伸穿过上部部分中的第一层及第二层，到达下部部分中的最下部的第一层。将水平延长沟槽形成到堆叠中，所述水平延长沟槽分别在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线的第二牺牲材料。介入材料形成于沟槽及由于去除线的第二牺牲材料而留下的空隙空间中。
[0078]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。将包括竖直交替的第一层及第二层的堆叠的下部部分形成于导体层上方。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组合物。最下部的第一层包括第一牺牲材料。在最下部的第一层正上方的第二层的第二层材料包括未掺杂多晶硅。水平延长凹槽形成于最下部部分中且延伸到导体层。导体层的导体材料及未掺杂多晶硅的暴露部分氧化。在氧化之后，水平延长线形成在分别在横向紧邻的存储器块区之间的凹槽中。线包括第二牺牲材料。堆叠的上部部分的竖直交替的第一层及第二层形成于下部部分及线上方。形成沟道材料串结构，所述沟道材料串结构延伸穿过上部部分中的第一层及第二层，到达下部部分中的最下部的第一层。将水平延长沟槽形成到堆叠中，所述水平延长沟槽分别在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线的第二牺牲材料。介入材料形成于沟槽及由于去除线的第二牺牲材料而留下的空隙空间中。
[0079]
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。将包括竖直交替的第一层及第二层的堆叠的下部部分形成于导体层上方。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料
不同的组合物。最下部的第一层包括第一牺牲材料。在最下部的第一层正上方的第二层的第二层材料包括未掺杂多晶硅。水平延长凹槽形成于最下部部分中且延伸到导体层。未掺杂多晶硅横向地凹入以纵向地沿着个别凹槽形成横向相对凹口。在凹入之后，水平延长线形成在分别在横向紧邻的存储器块区之间的凹槽中。线分别包括在横向相对凹口中的纵向地沿着其的横向相对突起。线包括第二牺牲材料。堆叠的上部部分的竖直交替的第一层及第二层形成于下部部分及线上方。形成沟道材料串结构，所述沟道材料串结构延伸穿过上部部分中的第一层及第二层，到达下部部分中的最下部的第一层。将水平延长沟槽形成到堆叠中，所述水平延长沟槽分别在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线的第二牺牲材料。介入材料形成于沟槽及由于去除线的第二牺牲材料而留下的空隙空间中。
[0080]
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层及导电层。存储器单元的沟道材料串结构延伸穿过绝缘层及导电层。沟道材料串结构分别包括在下部部分上方且与下部部分接合的上部部分。个别沟道材料串结构包括在上部及下部部分接合的垂直截面中的至少一个外部折弯表面。
[0081]
根据规定，已经就结构及方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示及描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。