埋入式字线结构制备方法与流程

1.本发明涉及半导体领域，尤其涉及一种埋入式字线结构制备方法。


背景技术：

2.在半导体工艺制程中，形成埋入式字线结构的常规工序为：刻蚀半导体衬底以在半导体衬底上开设第一沟槽，在第一沟槽内填入字线结构以形成埋入式字线结构。然而，在刻蚀半导体衬底期间，由于第一沟槽内部的刻蚀环境难以控制，对不同位置的半导体衬底刻蚀并不均匀，刻蚀形成的第一沟槽底部不平整，第一沟槽底部容易出现尖端或毛刺。对于半导体器件，字线底部出现尖端，容易发生尖端放电而损伤半导体器件。


技术实现要素：

3.基于此，本技术针对上述技术问题，提出一种埋入式字线结构制备方法。
4.一种埋入式字线结构制备方法，包括：
5.在半导体衬底上开设第一沟槽，所述第一沟槽底部具有尖端；
6.在所述第一沟槽内进行外延生长，减小所述第一沟槽底部尖端的深度；以及
7.在所述第一沟槽内壁上形成栅介质层并在所述第一沟槽内填入栅导电层，形成埋入式字线结构。
8.在其中一个实施例中，所述半导体衬底上形成有沟槽隔离结构，所述半导体衬底的表层被所述沟槽隔离结构划分出多个独立的区域，在所述第一沟槽内进行外延生长之前，还包括：
9.在所述沟槽隔离结构上开设第二沟槽，所述第一沟槽和所述第二沟槽相互连通，所述第一沟槽的深度小于所述第二沟槽的深度。
10.在其中一个实施例中，所述第一沟槽的开口宽度范围为30nm～50nm，所述第一沟槽的深度范围为60nm～80nm。
11.在其中一个实施例中，
12.所述在半导体衬底上开设第一沟槽，包括：
13.在所述半导体衬底上形成掩膜层，通过所述掩膜层定义出刻蚀窗口；
14.通过所述刻蚀窗口对所述半导体衬底进行刻蚀，形成所述第一沟槽；
15.所述在所述第一沟槽内进行外延生长，包括：以所述掩膜层为保护层，避免所述第一沟槽外的半导体衬底表面进行外延生长。
16.在其中一个实施例中，在所述第一沟槽内进行外延生长之前，对所述第一沟槽内壁进行原位清洁。
17.在其中一个实施例中，所述在所述第一沟槽内进行外延生长，减小所述尖端的深度，包括：在所述第一沟槽内进行外延生长，减小所述尖端的深度直至所述尖端消失。
18.在其中一个实施例中，所述在所述第一沟槽内进行外延生长，包括，在所述第一沟槽内进行化学气相外延生长，所述外延生长的反应气体包括sicl4和h2。
19.在其中一个实施例中，所述在所述第一沟槽内壁上形成栅介质层并在所述第一沟槽内填入栅导电层，包括：
20.在所述第一沟槽内壁上形成栅介质层；
21.在所述栅介质层上形成导电衬层并在所述第一沟槽内填满主导电层，所述栅导电层包括所述导电衬层和所述主导电层；
22.利用刻蚀剂回刻所述栅导电层，所述刻蚀剂对所述导电衬层和所述主导电层的刻蚀选择比大于1以使刻蚀后的栅导电层的上表面呈ω状。
23.在其中一个实施例中，所述回刻为各向同性刻蚀。
24.在其中一个实施例中，所述各向同性刻蚀为干法刻蚀，所述刻蚀剂包括nf3和cl2。
25.本技术针对上述技术问题，提出一种通过上述制备方法得到的埋入式字线结构。
26.一种埋入式字线结构，包括：
27.半导体衬底；
28.沟槽隔离结构，形成于所述半导体衬底上，所述半导体衬底的表层被所述沟槽隔离结构划分出多个独立的区域；
29.第一沟槽，开设于所述半导体衬底上，所述第一沟槽的底部平整；
30.第二沟槽，开设于所述沟槽隔离结构上，所述第二沟槽的底部具有尖端，所述第一沟槽和所述第二沟槽相互连通以形成连通沟槽，所述第二沟槽的深度大于所述第一沟槽的深度；
31.栅介质层，形成于所述第一沟槽的内壁上；
32.栅导电层，填充于所述第一沟槽和所述第二沟槽内。
33.在其中一个实施例中，所述栅导电层的上表面呈ω状。
34.上述埋入式字线结构制备方法，在半导体衬底上开设第一沟槽之后，以及在往第一沟槽内填充字线结构之前，先通过外延生长工艺在第一沟槽内生长外延层。在外延生长过程中，第一沟槽底部尖端的外延生长速度大于第一沟槽侧壁的外延生长速度，因此可以较快在尖端处生长出较厚的外延层以对尖端进行填充。进行外延生长后，第一沟槽底部尖端深度变小，第一沟槽底部趋近平坦，由此可以减小尖端放电现象，提高器件的稳定性。
附图说明
35.图1为一实施例的埋入式字线制备方法的步骤流程图；
36.图2为一实施例的在半导体衬底上形成掩膜层后的示意图；
37.图3a为一实施例的半导体衬底、沟槽隔离结构以及连通沟槽的位置关系俯视图；
38.图3b为一实施例的沿图3a中的bb’剖面线的侧剖图；
39.图4为一实施例的进行外延生长后的结构示意图；
40.图5为一实施例的在第一沟槽内壁和第二沟槽壁上依次形成栅介质层和导电衬层后的结构示意图；
41.图6为一实施例的沉积主导电层后的示意图；
42.图7为一实施例的所形成的埋入式字线结构的示意图。
43.元件标号说明：
44.半导体衬底：100；沟槽隔离结构：110；连通沟槽：120；第一沟槽：121；第二沟槽：
122；栅介质层：130；栅导电层：140；导电衬层：141；主导电层：142；第一掩膜层：210；第二掩膜层：220；第三掩膜层：230；光刻胶层：240。
具体实施方式
45.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
46.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
47.如图1所示为本技术一实施例中埋入式字线结构制备方法的步骤流程图，其中，埋入式字线结构制备方法包括以下步骤。
48.步骤s100：在半导体衬底上开设第一沟槽，所述第一沟槽底部具有尖端。
49.图2所示，提供半导体衬底100，半导体衬底100的构成材料可以采用掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。
50.在半导体衬底100上形成掩膜层，通过掩膜层在半导体衬底100上表面定义出刻蚀窗口。其中，掩膜层可为单层，也可为多层，可根据工艺要求进行不同的选择。在本实施例中，掩膜层具有叠设的三层，掩膜层包括依次叠设于半导体衬底100上的第一掩膜层210、第二掩膜层220和第三掩膜层230，其中，第一掩膜层210为氮化硅，第二掩膜层220为旋涂碳，第三掩膜层230为氮氧化硅。可以理解的，在半导体衬底100表面容易被氧化，因此，在半导体衬底100表面还形成有薄氧化硅层。进一步的，第三掩膜层230上还形成有光刻胶层240，通过光刻胶层240在第三掩膜层230上定义出第三掩膜层230的刻蚀窗口，依次对第三掩膜层230、第二掩膜层220和第一掩膜层210进行刻蚀，将刻蚀窗口下移至第一掩膜层210并暴露出待刻蚀的半导体衬底100，然后对半导体衬底100进行刻蚀，如图3a所示，在半导体衬底100上形成第一沟槽121。此时，由于第一沟槽121内部刻蚀不均匀，底部的刻蚀离子较小，导致第一沟槽121底部出现尖端。在一实施例中，在对半导体衬底100刻蚀出第一沟槽121后，第二掩膜层220、第三掩膜层230和光刻胶层240可被去除。
51.在一实施例中，如图2所示，半导体衬底100上形成有延伸至半导体衬底100内的沟槽隔离结构110，沟槽隔离结构110具体可通过在半导体衬底100内开设隔离深槽并在隔离深槽内填充隔离材料所形成。具体的，沟槽隔离结构110包括氮化硅、氧化硅、氮氧化硅等隔离材料中的一种或几种，在本实施例中，沟槽隔离结构110包括氧化硅。通过沟槽隔离结构110在半导体衬底100上划分出多个独立的区域以形成有源区。在一实施例中，结合图3a和图3b所示，可分别对半导体衬底100和沟槽隔离结构110进行刻蚀，以分别在半导体衬底100中开设第一沟槽121，在沟槽隔离结构110中开设第二沟槽122，第二沟槽122和第一沟槽121相互连通形成连通沟槽120。进一步的，第一沟槽121的深度小于第二沟槽122的深度。如图图3a所示，多个连通沟槽120沿x轴方向并列分布，各连通沟槽120沿y轴方向横向延伸，同一
和h2，反应方程式为sicl4 h2＝si 4hcl，其具体工艺流程包括：将半导体衬底100置于外延腔室中，通入n2以使半导体衬底100处于惰性气体环境中，然后在通入sicl4和h2，将外延腔室的温度上升至1100℃～1300℃，例如1200℃，进行预设时长的外延生长，可根据所要生长的外延层的厚度决定外延生长的时长，等到预设时间后，通入h2进行冲洗并降温，再通入n2进行冲洗，当半导体衬底100温度降到300℃以下时，取出半导体衬底100，完成外延生长。
58.步骤s300：在第一沟槽内壁上形成栅介质层并在所述第一沟槽121内填入栅导电层，形成埋入式字线结构。
59.如图5所示，在第一沟槽121的内壁上形成栅介质层130。具体的，栅介质层130可为氧化层，也可为其他高介电常数的介质材料。在一实施例中，可通过热氧化工艺在第一沟槽121的内壁上形成氧化层作为栅介质层130。在另一实施例中，也可以通过原位水汽生成(in-situ steam generation，issg)方法，在高温水汽氛围中生长氧化层以作为栅介质层130，该方法生长氧化层的速度较快，且通过原位水汽生成方法所生成的氧化层，其电性性能更好。在其他实施例中，也可以通过沉积工艺形成栅介质层130，例如通过原子层沉积工艺形成栅介质层130。
60.在形成栅介质层130后，继续向沟槽内填入栅导电层140，栅介质层130和栅导电层140便能形成字线结构。在一实施例中，结合图5和图6所示，栅导电层140包括导电衬层141和主导电层142。在一实施例中，在形成栅介质层130后，通过沉积工艺在栅介质层130上形成导电衬层141，具体可选择原子层沉积工艺、化学气相沉积工艺等。具体的，该导电衬层141可为氮化钛膜。在形成导电衬层141后，继续通过沉积工艺在第一沟槽121内填入主导电层142，该主导电层142具体可为金属层，例如金属钨。在一实施例中，通过沉积工艺沉积的主导电层142除了填满第一沟槽121外，还超出第一沟槽121并覆盖于第一沟槽121外的结构上，此时，可通过研磨工艺去除第一沟槽121外的主导电层142。
61.在一实施例中，导电衬层141覆盖整个第一沟槽121内壁且主导电层142填满第一沟槽121，主导电层142和导电衬层141的上表面齐平，此时，继续对导电衬层141和主导电层142进行回刻，减小导电衬层141和主导电层142的高度，如图7所示。具体的，回刻所选用的刻蚀剂对导电衬层141和主导电层142的刻蚀选择比大于1，即刻蚀剂对导电衬层141的刻蚀速度大于对主导电层142的刻蚀速率，由此使得回刻后的栅导电层140的中间区域向上凸起，栅导电层140的上表面呈ω状。进一步的，上述回刻可选择各向同性刻蚀，通过各向同性刻蚀，可从侧面对栅导电层140进行刻蚀，更容易控制栅导电层140的上表面呈ω状。具体的，上述各向同性刻蚀为干法刻蚀，其刻蚀剂包括nf3和cl2。干法刻蚀易于控制，能够实时调整刻蚀条件，使栅导电层140具有较好的刻蚀形貌。在上述实施例中，使栅导电层140的上表面呈ω状，字线结构两侧形成源区和漏区后，能够减小字线结构与漏区的重叠面积，从而减小漏电，改善器件性能。
62.在一实施例中，半导体衬底100上开设有第一沟槽121且沟槽隔离结构110上也开设有第二沟槽122，通过沉积工艺沉积导电衬层141、主导电层142，第一沟槽121和第二沟槽122内均会形成导电衬层141和主导电层142，且通过回刻工艺刻蚀导电衬层141和主导电层142时，第一沟槽121和第二沟槽122内的导电衬层141和主导电层142均会被刻蚀。
63.在一实施例中，在形成埋入式字线结构之后，可以去除半导体衬底100表面的掩膜层，暴露出半导体衬底100表面，然后对半导体衬底100进行掺杂，以在埋入式字线两侧形成
源区和漏区，从而形成mosfet(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效应管)。进一步的，漏区与位线连接，在源区上方形成存储电容器，存储电容器的下极板与源区电连接，则可以形成半导体存储器，例如可形成动态随机存取存储器(dram)，当然，也可以形成其他类型的存储器。
64.上述埋入式字线结构制备方法，在半导体衬底100上开设第一沟槽121后，以及在往第一沟槽121内填充字线结构之前，先通过外延生长工艺在第一沟槽121内生长外延层。在外延生长过程中，第一沟槽121底部尖端的外延生长速度大于第一沟槽121侧壁的外延生长速度，因此可以较快在尖端处生长出较厚的外延层以对尖端进行填充。进行外延生长后，第一沟槽121底部尖端深度变小，第一沟槽121底部趋近平坦，由此可以减小尖端放电现象，提高器件的稳定性。同时，第一沟槽121深度变浅，可以增大第一沟槽121底部和第二沟槽122底部之间的高度差，从而增大导电沟道的宽度，继而提升开关管的饱和电流，改善器件电性性能。
65.本技术还涉及一种埋入式字线结构，如图7所示，该埋入式字线结构包括：
66.半导体衬底100；具体的，上述半导体衬底100的构成材料可以采用掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。
67.沟槽隔离结构110，形成于所述半导体衬底100上，所述半导体衬底100的表层被所述沟槽隔离结构110划分出多个独立的区域。结合图3a和图3b所示，半导体衬底100上形成有延伸至半导体衬底100内的沟槽隔离结构110，沟槽隔离结构110具体可通过在半导体衬底100内开设隔离深槽并在隔离深槽内填充隔离材料所形成。具体的，沟槽隔离结构110包括氮化硅、氧化硅、氮氧化硅等隔离材料中的一种或几种，在本实施例中，沟槽隔离结构110包括氧化硅。通过沟槽隔离结构110在半导体衬底100上划分出多个独立的区域以形成有源区。
68.第一沟槽121，开设于所述半导体衬底100上，所述第一沟槽121的底部平整；
69.第二沟槽122，开设于所述沟槽隔离结构110上，所述第二沟槽122的底部具有尖端，位于同一延伸方向的所述第一沟槽121和所述第二沟槽122相互连通以形成连通沟槽120，第二沟槽122的深度大于第一沟槽121的深度。结合图3a和图3b所示，连通沟槽120横向穿透位于其长度延伸方向的半导体衬底100和沟槽隔离结构110，其中，开设于半导体衬底100上的沟槽为第一沟槽121，开设于沟槽隔离结构110上的沟槽为第二沟槽122，第一沟槽121和第二沟槽122相互连通。
70.栅介质层130，形成于所述第一沟槽121的内壁上。具体的，栅介质层130可为氧化层，也可为其他高介电常数的介质材料。
71.栅导电层140，填充于所述第一沟槽121和所述第二沟槽122内。在一实施例中，栅导电层140包括导电衬层141和主导电层142，其中，导电衬层141夹设于主导电层142和栅介质层130之间。具体的，该导电衬层141可为氮化钛膜。该主导电层142具体可为金属层，例如金属钨。
72.上述埋入式字线结构，在半导体衬底100上形成沟槽隔离结构110，沟槽隔离结构110将半导体衬底100划分为多个独立的区域以形成多个有源区，半导体衬底100上开设第
一沟槽121，沟槽隔离结构110上开设第二沟槽122，第一沟槽121和第二沟槽122相互连通形成连通沟槽120，连通沟槽120内形成有栅导电层140，由此可以通过一个连通沟槽120控制多个有源区。同时，第一沟槽121底部平整，可以避免尖端放电，而第二沟槽122底部具有尖端，该尖端生成于沟槽隔离结构110中，并不会发生尖端放电，保留第二沟槽122内的尖端，使第一沟槽121底部和第二沟槽122底部的高度差较大，可以增大导电沟槽的宽度，增大器件的饱和电流。
73.在一实施例中，栅导电层140的上表面呈ω状，字线结构两侧形成源区和漏区后，能够减小字线结构与漏区的重叠面积，从而减小漏电，改善器件性能。
74.在一实施例中，埋入式字线两侧形成有源区和漏区，埋入式字线结构、源区和漏区构成mosfet(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效应管)。进一步的，漏区与位线连接，在源区上方形成存储电容器，存储电容器的下极板与源区电连接，则可以形成半导体存储器，例如可形成动态随机存取存储器(dram)，当然，也可以形成其他类型的存储器。
75.以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。