栅极驱动装置的制作方法

1.本实用新型涉及一种栅极驱动装置，且特别是有关于一种具有小布局面积的栅极驱动装置。


背景技术：

2.现行的栅极驱动电路中，为实现全时段抗噪的技术效果，各个栅极驱动单元会分别包括两组抗噪电路。这两组抗噪电路会基于多个外部信号而轮流对栅极驱动单元的噪声进行抑制。然而，这两组抗噪电路会使栅极驱动装置增加较大的布局面积。由此可知，抗噪电路的数量越多，越不利于显示器的窄边框设计需求。


技术实现要素：

3.本实用新型提供一种具有小布局面积的栅极驱动装置。
4.本实用新型的栅极驱动装置包括多个栅极驱动单元。所述多个栅极驱动单元中的第n级栅极驱动单元包括充电电路、输出电路、放电电路、重置电路以及抗噪电路。充电电路反应于第(n
‑
m)级栅极驱动信号以将偏压节点的电压值抬升至第一偏压值。输出电路耦接于偏压节点。输出电路反应于对应的外部时钟以及位于偏压节点的第一偏压值提供第n级栅极驱动信号。放电电路耦接于偏压节点。放电电路反应于第(n p)级栅极驱动信号以将偏压节点的电压值下拉至第二偏压值。重置电路耦接于偏压节点。重置电路反应于重置信号以对偏压节点的电压值重置为第三偏压值。抗噪电路耦接于输出电路。抗噪电路反应于位于偏压节点的第二偏压值以及第三偏压值的其中之一来对偏压节点以及第n级栅极驱动单元的输出端执行抗噪操作。所述多个栅极驱动单元反应于重置信号以同时重置所述多个栅极驱动单元的多个偏压节点的电压值。n、m以及p分别为正整数，并且n
‑
m大于或等于1。
5.在本实用新型的一实施例中，当位于偏压节点的电压值大于或等于第一偏压值时，抗噪电路对位于偏压节点的电压值进行稳压。
6.在本实用新型的一实施例中，上述的输出电路包括输出晶体管以及电容器。输出晶体管的第一端用以接收外部时钟。输出晶体管的第二端作为第n级栅极驱动单元的输出端。输出晶体管的控制端耦接于偏压节点。电容器耦接于输出晶体管的第二端以及输出晶体管的控制端之间。
7.在本实用新型的一实施例中，上述的抗噪电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管。第一晶体管的第一端以及第一晶体管的控制端用以接收栅极高电压信号。第二晶体管的第一端用以接收栅极高电压信号。第二晶体管的控制端耦接于第一晶体管的第二端。第三晶体管的第一端耦接于第一晶体管的第二端。第三晶体管的第二端耦接于参考低电压。第三晶体管的控制端耦接于偏压节点。第四晶体管的第一端耦接于第二晶体管的第二端。第四晶体管的第二端耦接于参考低电压，第四晶体管的控制端耦接于偏压节点。第五晶体管的第一端耦接于偏压节点。第五晶体管的第二端耦接于参考低电压。第五晶体管的控制端耦接于第二晶体管的第二端。第六晶体管的
第一端耦接于输出晶体管的第二端。第六晶体管的第二端耦接于参考低电压，第六晶体管的控制端耦接于第二晶体管的第二端。
8.在本实用新型的一实施例中，当位于偏压节点的电压值为第二偏压值以及第三偏压值的其中之一时，第三晶体管以及第四晶体管被断开，使得第五晶体管以及第六晶体管被导通。
9.在本实用新型的一实施例中，当位于偏压节点的电压值大于或等于第一偏压值时，第三晶体管以及第四晶体管被导通，使得第五晶体管以及第六晶体管被断开。
10.在本实用新型的一实施例中，上述的充电电路包括充电晶体管。充电晶体管的第一端耦接于系统高电压。充电晶体管的第二端耦接于偏压节点。充电晶体管的控制端用以接收第(n
‑
m)级栅极驱动信号。
11.在本实用新型的一实施例中，上述的放电电路包括放电晶体管。放电晶体管的第一端耦接于偏压节点。放电晶体管的第二端耦接于系统低电压。放电晶体管的控制端耦接于第(n p)级栅极驱动信号。
12.在本实用新型的一实施例中，上述的重置电路包括重置晶体管。重置晶体管的第一端耦接于偏压节点。重置晶体管的第二端耦接于参考低电压。重置晶体管的控制端用以接收重置信号。
13.在本实用新型的一实施例中，上述的重置电路是在每个画框时间区间开始前以及在每个画框时间区间结束后的至少其中之一重置位于重置电路耦接的偏压节点的电压值。
14.基于上述，栅极驱动单元的抗噪电路反应于位于偏压节点的偏压值来对偏压节点的电压值以及栅极驱动单元的输出端执行抗噪操作。因此，栅极驱动单元仅以单一个抗噪电路来实现全时段抗噪功能。此外，抗噪电路仅反应于位于偏压节点的偏压值来执行抗噪操作。因此，抗噪电路不需要多数个信号接收脚位来接收多数个外部信号。抗噪电路具有小布局面积。如此一来，本实用新型的栅极驱动装置以及栅极驱动单元具有小布局面积。
15.为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
16.图1是依据本实用新型一实施例所绘示的栅极驱动装置的示意图；
17.图2是依据本实用新型一实施例所绘示的栅极驱动单元的示意图；
18.图3是依据本实用新型一实施例所绘示的栅极驱动单元的电路图；
19.图4是依据本实用新型一实施例所绘示的信号时序图。
20.附图标记说明
21.10：栅极驱动装置；
22.110：充电电路；
23.120：输出电路；
24.130：放电电路；
25.140：重置电路；
26.150：抗噪电路；
27.a(n)：偏压节点；
28.c：电容器；
29.clk1～clk9、clk(n
‑
m)、clk(n)、clk(n p)：外部时钟；
30.g(n
‑
m
‑
m)：第(n
‑
m
‑
m)级栅极驱动信号；
31.g(n
‑
m p)：第(n
‑
m p)级栅极驱动信号；
32.g(n
‑
m)：第(n
‑
m)级栅极驱动信号；
33.g(n)：第n级栅极驱动信号；
34.g(n p)：第(n p)级栅极驱动信号；
35.g(n p p)：第(n p p)级栅极驱动信号；
36.gu(n
‑
m)、gu(n)、gu(n p)：栅极驱动单元；
37.m1：第一晶体管；
38.m2：第二晶体管；
39.m3：第三晶体管；
40.m4：第四晶体管；
41.m5：第五晶体管；
42.m6：第六晶体管；
43.md：放电晶体管；
44.mo：输出晶体管；
45.mp：充电晶体管；
46.mr：重置晶体管；
47.rst：重置信号；
48.vddf：系统高电压；
49.vddr：系统低电压；
50.vgh：栅极高电压信号；
51.vss：参考低电压。
具体实施方式
52.本实用新型的部份实施例接下来将会配合附图来详细描述，以下的描述所引用的组件符号，当不同附图出现相同的组件符号将视为相同或相似的组件。这些实施例只是本实用新型的一部份，并未揭示所有本实用新型的可实施方式。更确切的说，这些实施例只是本实用新型的权利要求中的范例。
53.请参考图1，图1是依据本实用新型一实施例所绘示的栅极驱动装置的示意图。在本实施例中，栅极驱动装置10包括多个栅极驱动单元。为了便于说明，图1仅绘示出栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)。n、m、p分别为正整数。n
‑
m大于或等于1。在本实施例中，栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)的偏压节点会基于重置信号rst而被重置。在本实施例中，位于栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)的偏压节点的电压值会被共同下拉到低电压准位。重置信号rst是在每个画框时间区间开始前以及在每个画框时间区间结束后的至少其中之一被提供。在本实施例中，栅极驱动单元gu(n
‑
m)的偏压节点会反应于第(n
‑
m
‑
m)级栅极驱动信号g(n
‑
m
‑
m)而被充电。栅极驱动单元gu(n
‑
m)反应于对应的外部时钟clk(n
‑
m)而输出栅极驱动信号g(n
‑
m
‑
m)。接下来，栅极驱动单元gu(n
‑
m)的偏压节点会反应于第
(n
‑
m p)级栅极驱动信号g(n
‑
m p)而被放电。此外，栅极驱动单元gu(n
‑
m)还会反应于放电到低电压准位的偏压节点以执行抗噪操作。举例来说，栅极驱动单元gu(n
‑
m)会反应于偏压节点的低电压准位以使位于栅极驱动单元gu(n
‑
m)的输出端的电压值以及位于偏压节点的电压值维持于低电压准位。
54.在本实施例中，栅极驱动单元gu(n)的偏压节点会反应于第(n
‑
m)级栅极驱动信号g(n
‑
m)而被充电。栅极驱动单元gu(n)反应于对应的外部时钟clk(n)而输出第n级栅极驱动信号g(n)。接下来，栅极驱动单元gu(n)的偏压节点会反应于第(n p)级栅极驱动信号g(n p)而被放电。此外，栅极驱动单元gu(n)还会反应于放电到低电压准位的偏压节点以执行抗噪操作。举例来说，栅极驱动单元gu(n)会反应于偏压节点的低电压准位以使位于栅极驱动单元gu(n)的输出端的电压值以及位于偏压节点的电压值维持于低电压准位。
55.相似地，栅极驱动单元gu(n p)的偏压节点会反应于第(n
‑
m p)级栅极驱动信号g(n
‑
m p)而被充电。栅极驱动单元gu(n p)反应于对应的外部时钟clk(n p)而输出栅极驱动信号g(n p)。接下来，栅极驱动单元gu(n p)的偏压节点会反应于第(n p p)级栅极驱动信号g(n p p)而被放电。此外，栅极驱动单元gu(n p)还会反应于放电到低电压准位的偏压节点以执行抗噪操作。
56.接下来说明栅极驱动单元的实施方式。请同时参考图1以及图2，图2是依据本实用新型一实施例所绘示的栅极驱动单元的示意图。以栅极驱动单元gu(n)为例。在本实施例中，栅极驱动单元gu(n)包括充电电路110、输出电路120、放电电路130、重置电路140以及抗噪电路150。在本实施例中，充电电路110反应于第(n
‑
m)级栅极驱动信号g(n
‑
m)以将位于偏压节点a(n)的电压值充电至第一偏压值。在本实施例中，第一偏压值是高电压准位。输出电路120耦接于偏压节点a(n)。输出电路120反应于对应的外部时钟clk(n)以及位于偏压节点a(n)的第一偏压值来提供第n级栅极驱动信号g(n)。
57.在本实施例中，放电电路130耦接于偏压节点a(n)。放电电路130反应于第(n p)级栅极驱动信号g(n p)以将位于偏压节点a(n)的电压值放电至第二偏压值。在本实施例中，重置电路140耦接于偏压节点a(n)。重置电路140反应于重置信号rst以将位于重置电路140所耦接到的偏压节点a(n)的电压值重置为第三偏压值。第二偏压值以及第三偏压值分别是低电压准位(例如小于或等于0伏特的电压值)。在本实施例中，第二偏压值大致上等于第三偏压值，在一些实施例中，第二偏压值不等于第三偏压值。
58.在本实施例中，抗噪电路150耦接于输出电路120。抗噪电路150反应于位于偏压节点a(n)的第二偏压值以及第三偏压值的其中之一来持续地下拉偏压节点a(n)的电压值以及第n级栅极驱动信号的电压值，从而对偏压节点a(n)以及第n级栅极驱动单元gu(n)的输出端执行抗噪操作。
59.在此值得一提的是，栅极驱动单元gu(n)的抗噪电路150反应于位于偏压节点a(n)的低偏压值来执行抗噪操作。因此，栅极驱动单元gu(n)仅以单一个抗噪电路150来实现全时段抗噪功能。此外，抗噪电路150仅仅反应于位于偏压节点a(n)的低偏压值来执行抗噪操作，而不需要额外的多个外部控制信号来执行抗噪操作。因此，抗噪电路150不需要多数个信号接收脚位来接收多数个外部控制信号。抗噪电路150能够具有较小的布局面积。如此一来，栅极驱动单元gu(n)以及栅极驱动装置10也都会具有较小的布局面积。
60.进一步来说明，请参考图3，图3是依据本实用新型一实施例所绘示的栅极驱动单
元的电路图。在本实施例中，充电电路110包括充电晶体管mp。充电晶体管mp的第一端耦接于系统高电压vddf。充电晶体管mp的第二端耦接于偏压节点a(n)。充电晶体管mp的控制端用以接收第(n
‑
m)级栅极驱动信号g(n
‑
m)。在本实施例中，当第(n
‑
m)级栅极驱动信号g(n
‑
m)为低电压准位时，充电晶体管mp会被断开。因此，充电电路110不会对偏压节点a(n)进行充电。在另一方面，当第(n
‑
m)级栅极驱动信号g(n
‑
m)为高电压准位时，充电晶体管mp会被导通。充电电路110会对偏压节点a(n)进行充电。因此，位于偏压节点a(n)的电压值会被抬升至第一偏压值。在本实施例中，第一偏压值会接近系统高电压vddf的电压值(例如15伏特，本实用新型并不以此为限)。
61.在本实施例中，输出电路120包括输出晶体管mo以及电容器c。输出晶体管mo的第一端用以接收外部时钟clk(n)。输出晶体管mo的第二端作为栅极驱动单元gu(n)的输出端。输出晶体管mo的控制端耦接于偏压节点a(n)。电容器c耦接于输出晶体管mo的第二端以及输出晶体管mo的控制端之间。在本实施例中，当位于偏压节点a(n)的电压值为第一偏压值时，输出晶体管mo被导通。因此，输出电路120会传输外部时钟clk(n)到输出晶体管mo的第二端，并且将外部时钟clk(n)作为第n级栅极驱动信号g(n)。栅极驱动单元gu(n)会经由输出晶体管mo的第二端提供第n级栅极驱动信号g(n)。此时，当外部时钟clk(n)为高电压准位时，输出电路120会透过电容器c的电容耦合来进一步抬升位于偏压节点a(n)的电压值，藉以确保输出晶体管mo的导通。
62.在另一方面，当位于偏压节点a(n)的电压值为第二偏压值以及第三偏压值的其中之一时，输出晶体管mo被断开。因此，输出晶体管mo会停止传输外部时钟clk(n)。
63.在本实施例中，放电电路130包括放电晶体管md。放电晶体管md的第一端耦接于偏压节点a(n)。放电晶体管md的第二端耦接于系统低电压vddr。放电晶体管md的控制端耦接于第(n p)级栅极驱动信号g(n p)。在本实施例中，当第(n p)级栅极驱动信号g(n p)为低电压准位时，放电晶体管md被断开。因此，放电电路130不会对偏压节点a(n)进行放电。当第(n p)级栅极驱动信号g(n p)为高电压准位时，放电晶体管md被导通。放电电路130会对偏压节点a(n)进行放电。因此，位于偏压节点a(n)的电压值会被下拉到第二偏压值(例如
‑
12伏特，本实用新型并不以此为限)。
64.在本实施例中，重置电路140包括重置晶体管mr。重置晶体管mr的第一端耦接于偏压节点a(n)。重置晶体管mr的第二端耦接于参考低电压vss(例如
‑
12伏特，本实用新型并不以此为限)。重置晶体管mr的控制端用以接收重置信号rst。在本实施例中，当重置信号rst为高电压准位时，重置晶体管mr会被导通。因此，重置电路140会将位于偏压节点a(n)的电压值重置为第三偏压值(例如
‑
12伏特，本实用新型并不以此为限)。在另一方面，当重置信号rst为低电压准位时，重置晶体管mr会被断开。因此，重置电路140不会对位于偏压节点a(n)的电压值进行重置。
65.在本实施例中，抗噪电路150包括第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5以及第六晶体管m6。第一晶体管m1的第一端以及第一晶体管m1的控制端用以接收栅极高电压信号vgh。栅极高电压信号vgh例如是具有高电压准位的直流电压信号(例如15伏特，本实用新型并不以此为限)。第二晶体管m2的第一端用以接收栅极高电压信号vgh。第二晶体管m2的控制端耦接于第一晶体管m1的第二端。第三晶体管m3的第一端耦接于第一晶体管m1的第二端。第三晶体管m3的第二端耦接于参考低电压vss。第三晶
体管m3的控制端耦接于偏压节点a(n)。第四晶体管m4的第一端耦接于第二晶体管m2的第二端。第四晶体管m4的第二端耦接于参考低电压vss，第四晶体管m4的控制端耦接于偏压节点a(n)。第五晶体管m5的第一端耦接于偏压节点a(n)。第五晶体管m5的第二端耦接于参考低电压vss。第五晶体管m5的控制端耦接于第二晶体管m2的第二端。第六晶体管m6的第一端耦接于输出晶体管mo的第二端。第六晶体管m6的第二端耦接于参考低电压vss，第六晶体管m6的控制端耦接于第二晶体管m2的第二端。
66.在本实施例中，栅极高电压信号vgh大致上等于系统高电压vddf。因此，抗噪电路150可以在栅极驱动单元gu(n)的内部经由第一晶体管m1的第一端、第一晶体管m1的控制端以及第一晶体管m1的第二端来接收系统高电压vddf，并将系统高电压vddf作为栅极高电压信号vgh。如此一来，栅极驱动单元gu(n)的脚位的数量可以被减少。在一些实施例中，栅极高电压信号vgh可以是不同于系统高电压vddf的高电压信号。
67.在本实施例中，当偏压节点a(n)的电压值为第二偏压值以及第三偏压值的其中之一时，第三晶体管m3以及第四晶体管m4会被断开，使得第五晶体管m5的控制端的电压值以及第六晶体管m6的控制端的电压值处于高电压准位。因此，第五晶体管m5以及第六晶体管m6被导通，从而使位于偏压节点a(n)的电压值以及第n级栅极驱动信号g(n)的电压值都处于低电压准位。也就是说，当偏压节点a(n)的电压值为第二偏压值以及第三偏压值的其中之一时，抗噪电路150会对位于偏压节点a(n)的电压值以及第n级栅极驱动单元gu(n)的输出端进行抗噪操作。
68.在另一方面，当位于偏压节点a(n)的电压值大于或等于第一偏压值时，第三晶体管m3以及第四晶体管m4会被导通，使得第五晶体管m5的控制端的电压值以及第六晶体管m6的控制端的电压值处于低电压准位。第五晶体管m5以及第六晶体管m6被断开。因此，抗噪电路150会停止进行抗噪操作。也就是说，当位于偏压节点a(n)的电压值大于或等于第一偏压值时，抗噪电路150对偏压节点a(n)的电压值进行稳压。
69.在此值得一提的是，栅极驱动单元gu(n)仅需要10个晶体管(即，充电晶体管mp、输出晶体管mo、放电晶体管md、重置晶体管mr、第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5以及第六晶体管m6)以及一个电容器c。因此，本实施例的栅极驱动单元gu(n)具有较小的布局面积。
70.在本实施例中，充电晶体管mp、输出晶体管mo、放电晶体管md、重置晶体管mr、第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5以及第六晶体管m6分别可以是由n型薄膜晶体管或其他本领域技术人员所熟知的合适晶体管来实现。
71.举例来说明，请同时参考图1、图3以及图4，图4是依据本实用新型一实施例所绘示的信号时序图。图4示例出外部时钟clk1～clk9、系统高电压vddf、系统低电压vddr、栅极高电压信号vgh、重置信号rst以及参考低电压vss的信号时序图。在本实施例中，n等于5，m等于4，并且p等于4。因此，栅极驱动单元gu(n
‑
m)对应于外部时钟clk1。栅极驱动单元gu(n)对应于外部时钟clk5。栅极驱动单元gu(n p)则对应于外部时钟clk9。在本实施例中，系统高电压vddf以及栅极高电压信号vgh被维持于高电压准位。系统低电压vddr以及参考低电压vss被维持于低电压准位。
72.在本实施例中，重置信号rst的电压值会在每个画框时间区间内处于低电压准位。重置信号rst的电压值会在每个画框时间区间开始前的一重置时间区间会处于高电压准
位。因此，在本实施例中，栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)会在每个画框时间区间开始前的重置时间区间中进行重置操作。位于栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)的偏压节点的电压值都为第三偏压值。在重置时间区间中，栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)的抗噪电路会反应于位于偏压节点的第三偏压值以对位于偏压节点以及栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)的输出端进行抗噪操作。
73.接下来，进入画框时间区间。在画框时间区间中，外部时钟clk1～clk9依序被提供。在本实施例中，外部时钟clk1、clk5、clk9处于高电压准位的时间区间彼此不会至少部分重迭。
74.以栅极驱动单元gu(n)为例，在外部时钟clk1处于高电压准位的时间区间中，充电电路110会将位于偏压节点a(n)的电压值抬升至第一偏压值。因此，输出电路120会传输外部时钟clk5到输出晶体管mo的第二端，并且将外部时钟clk5作为第n级栅极驱动信号g(n)。在外部时钟clk5处于高电压准位的时间区间中，输出电路120会透过电容器c的电容耦合来进一步抬升位于偏压节点a(n)的电压值以确保输出晶体管mo维持导通。在上述的两个时间区间中，抗噪电路150会反应于位于偏压节点a(n)的高电压值(大于或等于第一偏压值)以对偏压节点a(n)的电压值进行稳压。
75.在外部时钟clk9处于高电压准位的时间区间中，放电电路130会对偏压节点a(n)进行放电，从而将位于偏压节点a(n)的电压值下拉到第二偏压值。在外部时钟clk9处于高电压准位到画框时间区间结束的时间区间，抗噪电路150会反应于位于偏压节点a(n)的第二偏压值以对位于偏压节点a(n)的电压值以及第n级栅极驱动单元gu(n)的输出端进行抗噪操作。
76.在一些实施例中，重置时间区间可以在画框时间区间之后。因此，栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)的放电电路130会在每个画框时间区间结束后重置位于重置电路耦接的偏压节点(如，栅极驱动单元gu(n)的偏压节点a(n))的电压值。在一些实施例中，栅极驱动单元gu(n
‑
m)、gu(n)、gu(n p)的重置电路会在每个画框时间区间开始前以及在每个画框时间区间结束后重置位于重置电路耦接的偏压节点的电压值。
77.综上所述，本实用新型的各个栅极驱动单元的抗噪电路反应于位于偏压节点的偏压值来对偏压节点的电压值以及栅极驱动单元的输出端进行抗噪操作。因此，各个栅极驱动单元仅以单一个抗噪电路来实现全时段抗噪功能。抗噪电路仅反应于位于偏压节点的偏压值来进行抗噪操作。因此，抗噪电路并不需要多数个信号接收脚位来接收多数个外部信号。抗噪电路本身具有较小的布局面积。如此一来，本实用新型的栅极驱动装置以及栅极驱动单元具有小布局面积，从而满足显示器的窄边框设计需求。
78.最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。