3D存储器件的制造方法及3D存储器件与流程

3d存储器件的制造方法及3d存储器件
技术领域
1.本发明涉及存储器技术领域，更具体地，涉及一种3d存储器件的制造方法及3d存储器件。


背景技术：

2.存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3.现有的3d存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用nand和nor结构。与nor存储器件相比，nand存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用nand结构的3d存储器件获得了广泛的应用。
4.在nand结构的3d存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(single channel formation)结构形成具有存储功能的存储单元串。随着3d存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要采用假沟道柱(dummy channel hole)对叠层结构进行机械支撑，以防止叠层结构发生形变，然而，现有技术中制造假沟道柱的工艺仍存在尺寸不受控制和成本过高的问题。
5.期望进一步改进3d存储器件的制造方法及3d存储器件，以提高3d存储器件的良率和可靠性。


技术实现要素：

6.鉴于上述问题，本发明的目的在于提供一种3d存储器件的制造方法及3d存储器件，从而使得假沟道柱的尺寸更易控并降低生产成本。
7.根据本发明的一方面，提供一种3d存储器件的制造方法，包括：形成位于所述衬底上方的叠层结构；形成贯穿所述叠层结构的多个沟道柱；以及形成贯穿所述叠层结构的多个假沟道柱，各个所述假沟道柱的至少一部分为氧化层，其中，采用湿法氧化工艺氧化多晶硅层以形成所述氧化层。
8.可选的，形成所述多个假沟道柱的方法包括：形成贯穿所述叠层结构的多个开孔；形成位于所述多个开孔内的所述多晶硅层；以及将所述多晶硅层氧化以形成所述氧化层，从而形成各个所述假沟道柱的至少一部分。
9.可选的，所述多晶硅层均匀形成于所述开孔的暴露表面，从而所述氧化层形成所述多个假沟道柱的侧壁。
10.可选的，所述将所述多晶硅层氧化以形成所述氧化层之后，所述方法还包括：填充所述开孔，形成覆盖所述氧化层的氧化物。
11.可选的，采用缓蚀剂控制增强法(inhibitor controlled enhanced，简称ice)生
长法形成所述氧化物。
12.可选的，所述假沟道柱的侧壁厚度不小于10纳米。
13.根据本发明的另一方面，提供一种3d存储器件，包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；以及贯穿所述叠层结构的多个假沟道柱，各个所述假沟道柱的至少一部分为氧化层，其中，所述氧化层采用湿法氧化工艺氧化多晶硅层而形成。
14.可选的，所述氧化层形成所述多个假沟道柱的侧壁。
15.可选的，所述假沟道柱还包括：覆盖所述氧化层的氧化物。
16.可选的，所述假沟道柱的侧壁厚度不小于10纳米。
17.本发明提供的3d存储器件的制造方法及3d存储器件，采用湿法氧化工艺氧化多晶硅层，湿法氧化工艺在工艺过程中不会氧化绝缘叠层结构中的牺牲层和层间绝缘层，得到的氧化层具有与多晶硅层一致的厚度或小于多晶硅层的厚度，其厚度在工艺过程中不会扩大，因此不会缩小假沟道柱到栅线的窗口，提高了3d存储器件的良率和可靠性。进一步的，采用湿法氧化工艺氧化多晶硅层以形成假沟道柱中的氧化层，从而有利于降低生产成本。
附图说明
18.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
19.图1示出根据传统的3d存储器件的电子显微照片。
20.图2a和2b分别示出3d存储器件的存储单元串的等效电路图和结构示意图。
21.图3示出根据本发明实施例的3d存储器件的透视图。
22.图4a至4e示出根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。
23.图5a至5c分别示出了传统的3d存储器件的高度变化图。
24.图6a至6c分别示出了根据本发明实施例的3d存储器件的高度变化图。
具体实施方式
25.以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
26.应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
27.如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
28.在本技术中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
29.在nand结构的3d存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(single channel formation)结构形成具有存储功能的存储单元串。随着3d存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要采用假沟道柱(dummy channel hole)对叠层结构进行机械支撑，以防止叠层结构发生形变，然而，目前制造假沟道柱的传统工艺仍存在尺寸不受控制和成本过高的问题。例如，在制造假沟道柱的传统工艺中通常采用远程等离子体氧化(remote plasma oxidation,rpo)工艺氧化氮化硅而得到致密性氧化硅材料，图1示出根据传统工艺的3d存储器件的电子显微照片，如图1所示，该工艺过程会增加假沟道柱的关键尺寸(cd)的风险，从而缩小假沟道柱到栅线(gate line,gl)的窗口；进一步的，该工艺成本很高，而假沟道柱只是起到支撑作用的结构，不起到存储作用，因此其起到的作用与所花费的成本不相符。
30.本技术的发明人注意到上述影响3d存储器件的良率和可靠性的问题，因而提出进一步改进的3d存储器件及其制造方法。
31.本发明可以各种形式呈现，以下将描述其中一些示例。
32.图2a和2b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
33.如图2a所示，存储单元串100的第一端连接至位线bl，第二端连接至源极线sl。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储晶体管m1至m4、以及第二选择晶体管q2。第一选择晶体管q1的栅极连接至串选择线ssl，第二选择晶体管q2的栅极连接至地选择线gsl。存储晶体管m1至m4的栅极分别连接至字线wl1至wl4的相应字线。
34.如图3b所示，存储单元串100的第一选择晶体管q1和第二选择晶体管q2分别包括栅极导体122和123，存储晶体管m1至m4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管q1和第二选择晶体管q2。
35.在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于n型的选择晶体管和存储晶体管，沟道层111可以是n型掺杂的多晶硅。
36.在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
37.在该实施例中，第一选择晶体管q1和第二选择晶体管q2、存储晶体管m1至m4使用
公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管q1和第二选择晶体管q2的外延层和阻挡介质层以及存储晶体管m1至m4的外延层和阻挡介质层。
38.在写入操作中，存储单元串100利用fn隧穿效率将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，地选择线gsl偏置到大约零伏电压，使得对应于地选择线gsl的选择晶体管q2断开，串选择线ssl偏置到高电压vdd，使得对应于串选择线ssl的选择晶体管q1导通。进一步地，位线bit2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。
39.在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。
40.图3示出3d存储器件的透视图。为了清楚起见，在图3中未示出3d存储器件中的各个绝缘层。
41.在该实施例中示出的3d存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3d存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
42.在3d存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成叠层结构120。在图中未示出层间绝缘层。
43.沟道柱110的内部结构如图3b所示，在此不再进行详细说明。沟道柱110贯穿叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线bl1至bl4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
44.第一选择晶体管q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线ssl1至ssl4之一)。
45.存储晶体管m1和m4的栅极导体121分别连接至相应的字线。如果存储晶体管m1和m4的栅极导体121由栅线缝隙171分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线wl1至wl4之一)。
46.第二选择晶体管q2的栅极导体连接成一体。如果第二选择晶体管q2的栅极导体123由栅线缝隙171分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从
而彼此互连，然后经由导电通道133连接至同一条地选择线gsl。
47.图4a至4e示出根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。所述截面图沿着图3中的aa线截取。
48.该方法开始于已经在半导体衬底101上形成绝缘叠层结构的半导体结构，如图4a所示。
49.半导体结构包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
50.为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，将采用介质层覆盖绝缘叠层结构。如下文所述，牺牲层152将替换成栅极导体，栅极导体进一步连接至字线。
51.为了便于对3d存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的cmos电路(未示出)。所述多个阱区例如包括深n阱102、位于深n阱102中的高压p阱103、与高压p阱103相邻接的高压n阱105、位于高压p阱103中的p 掺杂区104、位于高压n阱105中的n 掺杂区106。在该实施例中，高压p阱103作为沟道柱的公共源区，高压n阱105用于对公共源区的预充电，p 掺杂区104和n 掺杂区106分别作为接触区以减小接触电阻。该高压p阱103作为多个沟道柱的公共源区，因此位于绝缘叠层结构的下方。
52.进一步的，形成贯穿绝缘叠层结构的多个开孔141，如图4b所示。开孔141例如位于绝缘叠层结构的非存储区域。在该步骤中，例如利用衬底101作为停止层，采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，通过控制蚀刻时间，使得蚀刻在衬底101表面附近停止。
53.进一步的，形成位于多个开孔141内的多晶硅层，并将多晶硅层氧化以形成氧化层142，氧化层142形成假沟道柱140的至少一部分，如图4c所示。
54.在该步骤中，例如采用原子层沉积(atomic layer deposition,ald)，物理气相沉积(physical vapor deposition,pvd)或化学气相沉积(chemical vapor deposition,cvd)，优选的采用等离子体化学气相沉积，形成多晶硅层。
55.在该实施例中，采用湿法氧化工艺氧化多晶硅层，湿法氧化工艺在工艺过程中不会氧化绝缘叠层结构中的牺牲层152和层间绝缘层151，得到的氧化层142具有与多晶硅层一致的厚度或小于多晶硅层的厚度，不会有窗口扩大的风险，并且不会缩小假沟道柱140到栅线的窗口，有利于提高3d存储器件的良率和可靠性。进一步的，采用湿法氧化工艺氧化多晶硅层以形成氧化层142，从而有利于降低生产成本。
56.可选的，多晶硅层均匀形成于开孔141的暴露表面，从而氧化层142形成多个假沟道柱的侧壁，假沟道柱140的侧壁厚度例如不小于10纳米，以提供足够的支撑力。可选的，各个假沟道柱140还包括覆盖于氧化层142表面的氧化物143，氧化物143例如是氧化硅。可选的，采用缓蚀剂控制增强法(inhibitor controlled enhanced，简称ice)生长法形成氧化物。
57.在最终的3d存储器件中，假沟道柱140至少穿过叠层结构中的至少一部分栅极导
体，且假沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱140没有形成有效的存储单元。
58.进一步地，在绝缘叠层结构的存储区域中，形成贯穿绝缘叠层结构的沟道柱110，在介质层中形成多个导电通道，如图4d所示。
59.沟道柱110的下部包括半导体层116。进一步地，沟道柱110(参见图3b)包括从其上部延伸至半导体层116的沟道层111。如图所示，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或半导体层116上的阻挡介质层114。沟道柱110的下端与半导体衬底101中的高压p阱103相接触。在最终的3d存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。
60.在该实施例中，在该3d存储器件中的多个接触孔的侧壁和芯部中分别形成绝缘层和金属层，则构成了导电通道。导电通道包括作为芯部的导电柱和作为隔离层的绝缘层，所述绝缘层用于将导电柱与周围的导电材料彼此隔开。导电通道中的导电柱例如由ti/tin或w组成，绝缘层例如由氧化硅组成。所述多个导电通道例如包括导电通道sl1、hv1。导电通道sl1和hv1分别与衬底中的p 掺杂区104和n 掺杂区106相接触，从而提供衬底中的公共源区和高压n阱与外部电路之间的电连接。
61.进一步地，在绝缘叠层结构中形成栅线缝隙171(参见图3)，经由栅线缝隙171绝缘叠层结构中的牺牲层152以形成空腔，以及采用金属层填充空腔以形成栅极导体120，如图4e所示。
62.在形成栅线缝隙171时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
63.在该实施例中，栅线缝隙171将栅极导体分割成多条栅线。为此，栅线缝隙171贯穿绝缘叠层结构。
64.在形成空腔时，利用栅线缝隙171作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
65.在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙171。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙171的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙171的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层152。
66.在形成栅极导体时，利用栅线缝隙171作为沉积物通道，采用原子层沉积(ald)，在栅线缝隙171和空腔中填充金属层。
67.在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程。
68.图5a至5c分别示出了传统的3d存储器件的高度变化图。图6a至6c分别示出了根据本发明实施例的3d存储器件的高度变化图。各个所述高度变化图的横坐标表征3d存储器件在水平方向的位置坐标，纵坐标表征3d存储器件在高度方向的位置坐标。
69.如图5a所示，最高裸片(die)的高度和最低裸片的高度分别为和如图5b所示，3d存储器件的最高平台区域和最低平台区域分别为和如图5c所示，形成的3d存储器件的字线尺寸范围为至
70.作为一个示例，本技术提供的假沟道柱的侧壁厚度为12nm，如图6a所示，最高裸片(die)的高度和最低裸片的高度分别为和和如图6b所示，3d存储器件的最高平台区域和最低平台区域分别为和如图6c所示，形成的3d存储器件的字线尺寸范围为至
71.因此，本技术实施例提供的3d存储器件内的假沟道柱可以提供足够强度的机械支撑，满足实际需求。
72.在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
73.以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。