半导体器件的形成方法与流程

1.本发明涉及半导体集成电路领域，尤其涉及一种半导体器件的形成方法。


背景技术：

2.随着半导体技术的发展，传统的平面式的mos晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(fin fet)是一种新兴的多栅器件，鳍式场效应晶体管因可以大幅度改善电路并减少漏电流而替代平面式的mos晶体管。
3.随着沟道长度的缩小，为抑制短沟效应，提高器件性能，sio2栅介质层的厚度(称为栅介质等效氧化层厚度，eot)需要相应缩小。随着集成电路技术发展，sio2栅介质的厚度(eot)也随之不断缩减。对eot<1nm的sio2栅介质层，由于显著的直接隧穿效应导致的不可接受的高泄漏电流和高功耗，无法满足技术的需求。随之，采用高k栅介质层替代传统的sio2栅介质材料，可以显著降低栅极泄漏电流。
4.然而，现有技术形成的半导体结构的性能较差。


技术实现要素：

5.本发明解决的问题是提供一种半导体器件的形成方法，以提高所形成的半导体结构的性能。
6.为解决上述问题，本发明提供一种半导体器件的形成方法，所述方法包括：
7.提供基底；
8.在所述基底上形成伪栅极结构；
9.形成覆盖所述基底的底部介质层，所述底部介质层的顶部表面与所述伪栅极结构的顶部表面齐平；
10.刻蚀去除所述伪栅极结构，在所述底部介质层中形成栅开口；
11.在所述栅开口的内壁形成高k栅介质层；
12.对所述高k栅介质层执行远端等离子体处理工艺；
13.对所述高k栅介质层执行远端等离子体工艺之后，在所述栅开口内形成金属栅极。
14.可选地，所述远端等离子体处理工艺所使用的气体包括nf3和h2。
15.可选地，对所述高k栅介质层执行远端等离子体处理工艺之前或之后，还包括：
16.对所述高k栅介质层执行脉冲等离子体处理工艺。
17.可选地，所述脉冲等离子体处理工艺所使用的气体包括sf6。
18.可选地，高k栅介质层包括第一子栅介质层和位于所述第一子栅介质层之上的第二子栅介质层；
19.形成所述高k栅介质层的步骤包括：在所述栅开口内形成所述第一子栅介质层；在所述第一子栅介质成上形成所述第二子栅介质层。
20.可选地，第一子栅介质层和第二子栅介质层的材料均为hfo2，第一子栅介质层和第二子栅介质层厚度分别为1nm～2nm。
21.可选地，形成伪栅极结构之后，还包括：在所述伪栅极结构的侧壁形成侧墙；形成所述底部介质层之后，所述底部介质层覆盖所述侧墙的侧壁。
22.可选地，形成高k栅介质层之前，还包括：在所述栅开口内形成界面层；所述高k栅介质层位于所述界面层上。
23.可选地，在所述栅开口内形成金属栅极之前，还包括；
24.在所述高k栅介质层上形成所述阻挡层；形成所述阻挡层之后，在所述栅开口内形成所述金属栅极。
25.可选地，形成所述阻挡的工艺为物理气相沉积工艺。
26.可选地，所述阻挡层的材料包括tin。
27.可选地，形成所述金属栅极的工艺为物理气相沉积工艺。
28.可选地，所述金属栅极的材料包括w或al。
29.可选地，所述基底包括衬底和位于所述衬底上的鳍部；所述伪栅极结构横跨所述鳍部；
30.去除所述伪栅极结构之后，所述高k栅介质层横跨所述鳍部。
31.可选地，所述鳍部的材料包括si或sige。
32.相应地，本发明实施例还提供了一种半导体结构，所述半导体结构包括：
33.基底；
34.位于所述基底上的底部介质层；所述底部介质层中具有对应的栅开口；
35.位于所述栅开口内的高k栅介质层；
36.位于高k栅介质层上的金属栅极。
37.可选地，所述半导体结构还包括：位于所述栅开口侧壁的侧墙。
38.可选地，所述半导体结构还包括：位于所述栅开口内且位于所述高k栅介质层下的界面层。
39.可选地，所述半导体结构还包括：位于所述高k栅介质层与所述金属栅极之间的阻挡层。
40.可选地，所述半导体结构所述基底包括衬底和位于所述衬底上的鳍部；所述高k栅介质层横跨所述鳍部。
41.与现有技术相比，本发明的技术方案具有以下优点：
42.上述的方案，提供基底；在所述基底上形成伪栅极结构；形成覆盖所述基底的底部介质层；刻蚀去除所述伪栅极结构，在所述底部介质层中形成栅开口；在所述栅开口内形成高k栅介质层；形成所述高k栅介质层之后，对所述高k栅介质层执行远端等离子体处理工艺；对所述高k栅介质层执行远端等离子体工艺之后，在所述栅开口内形成金属栅极。由于在形成所述高k栅介质层之后，对所述高k栅介质层执行远端等离子体处理工艺，以对所述高k栅介质层进行表面钝化处理，可以去除高k栅介质层表面存在着氧空位和界面陷阱，并降低缺陷电荷密度，可以显著降低低频噪声，提高所形成的半导体结构的性能。
附图说明
43.图1为本发明实施例中的一种半导体结构的形成方法的流程示意图。
44.图2至图13为本发明实施例中的一种半导体结构的形成方法的步骤所形成的中间
结构示意图。
具体实施方式
45.随着集成电路技术发展，sio2栅介质层的厚度也随之不断缩减。对于栅介质层等效氧化层(eot)厚度小于1nm的sio2栅介质层，由于显著的直接隧穿效应导致的不可接受的高泄漏电流和高功耗，无法满足技术的需求。随之，采用高k栅介质层替代传统的sio2栅介质材料，以显著降低栅极泄漏电流。
46.但是，现有的高k栅介质层的形成方法所形成的高k栅介质层表面存在着氧空位和界面陷阱，且缺陷电荷密度较大，使得所形成的半导体结构存在严重的低频噪声。
47.本发明实施例中的半导体器件的形成方法，包括：提供基底；在所述基底上形成伪栅极结构和和覆盖伪栅极结构侧壁的底部介质层；刻蚀去除所述伪栅极结构，以在所述底部介质层中形成栅开口；在所述栅开口的内壁形成高k栅介质层；形成所述高k栅介质层之后，对所述高k栅介质层执行远端等离子体处理工艺；对所述高k栅介质层执行远端等离子体工艺之后，在所述栅开口内形成金属栅极结构。
48.本发明实施例中的半导体器件的形成方法，在形成所述高k栅介质层之后，对所述高k栅介质层执行远端等离子体处理工艺，以对所述高k栅介质层进行表面钝化处理，可以去除高k栅介质层表面存在着氧空位和界面陷阱，并降低缺陷电荷密度，可以显著降低低频噪声，提高所形成的半导体结构的性能。
49.图1示出了本发明实施例中的半导体结构的形成方法的流程图。参见图1，所述半导体结构的形成方法可以包括：
50.步骤s11：提供基底；
51.步骤s12：在所述基底上形成伪栅极结构和覆盖伪栅极结构侧壁的底部介质层；
52.步骤s13：刻蚀去除所述伪栅极结构，在所述底部介质层中形成栅开口；
53.步骤s15：在所述栅开口的内壁形成高k栅介质层；
54.步骤s16：对所述高k栅介质层执行远端等离子体处理工艺；
55.步骤s17：对所述高k栅介质层执行远端等离子体工艺之后，在所述栅开口内形成金属栅极。
56.下面将结合图2至图13对本发明实施例中的一种半导体器件的形成方法进行进一步详细的描述。
57.所述半导体器件可以是本领域技术人员熟知的任何适合的器件，本实施例中主要以所述半导体器件为鳍式场效应晶体管(finfet)器件的情况为例对本发明的技术方案进行解释和说明。
58.参见图2，提供基底。
59.本实施例中，半导体器件为finfet器件。所述基底包括衬底100和位于衬底100上的鳍部110。在其他实施例中，半导体器件为平面型的mos晶体管，相应的，所述基底为平面型的衬底。
60.在具体实施中，所述衬底100为后续形成鳍式场效应晶体管提供工艺平台。所述鳍式场效应晶体管可以为n型鳍式场效应晶体管管或p型鳍式场效应晶体管中的一种。
61.本实施例中，所述衬底100为锗化硅衬底。在其他具体实施中，所述衬底100可以为
锗、碳化硅、砷化镓、镓化铟，所述衬底100还可以为绝缘底上的硅衬底或者绝缘体上的锗衬底。所述衬底100的材料可以是适宜于工艺需要或者集成的材料。
62.本实施例中，所述鳍部110的材料与衬底100的材料相同，即为锗化硅。在其他实施例中，所述鳍部的材料还可以是硅。
63.具体实施中，形成衬底100和鳍部110的步骤可以包括：提供初始基底；在所述初始基底上形成鳍部掩膜层；以所述鳍部掩膜层为掩膜，采用干法刻蚀工艺刻蚀部分厚度的初始基底，形成衬底100和位于所述衬底100上的分立的鳍部110。
64.本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部掩膜层。所述鳍部掩膜层的材料为氮化硅，后续进行平坦化工艺时，所述鳍部掩膜层顶部表面用于定义平坦化工艺的停止位置，并起到保护所述鳍部110顶部的作用。在其他实施例中，形成所述衬底100和鳍部110后，不保留位于所述鳍部110顶部的鳍部掩膜层，将所述鳍部110顶部的鳍部掩膜层去除。
65.参见图3，形成衬底100和鳍部110后，在衬底100上形成隔离结构120，所述隔离结构120的顶面低于所述鳍部110的顶面。
66.所述隔离结构120用于对相邻半导体器件起到隔离作用。
67.本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
68.参见图4和图5，在衬底100上形成横跨鳍部110的伪栅极结构130。图5是图4沿着切割线a-a线的剖面示意图。
69.所述伪栅极结构130覆盖鳍部110的部分顶部表面和部分侧壁表面。
70.所述伪栅极结构130用于为后续形成的金属栅极结构占据空间位置。
71.本实施例中，所述伪栅极结构包括伪栅介质层以及位于所述伪栅介质层上的伪栅电极层。本实施例中，所述伪栅介质层的材料为二氧化硅，所述伪栅电极层的材料为多晶硅。
72.如图6所示，图6为在图5基础上的示意图，形成伪栅极结构130之后，在所述伪栅极结构130的侧壁形成侧墙140。
73.在所述伪栅极结构130上设置有鳍部掩膜层时，所述侧墙140还形成在该鳍部掩膜层的侧壁。
74.本实施例中，侧墙140的材料为氮化硅。在其他实施例中，侧墙140的材料还能够是氮化硅，氧化硅或者氮氧化硅等绝缘材料。
75.形成所述侧墙的工艺包括化学气相沉积、物理气相沉积或原子层沉积工艺。
76.如图7所示，在形成所述侧墙140之后，在所述伪栅极结构130和侧墙140两侧的基底内形成源漏区150。本发明实施例中，在伪栅极结构130和侧墙140两侧的鳍部110中形成源漏区150。
77.形成所述源漏区150的方法包括：通过刻蚀所述伪栅极结构130和侧墙140两侧的部分所述鳍部110，以在鳍部110中形成凹槽，在所形成的凹槽中选择性外延生长所述源漏区150。
78.其中，对于pmos或者p型鳍式场效应晶体管，源漏区150的材料包括掺杂有导电离子的sige，导电离子的导电类型为p型；对于nmos或者n型鳍式场效应晶体管，源漏区150的
材料包括掺杂有导电离子的sic或者掺杂有导电离子的sip，导电离子的导电类型为n型。
79.如图8所示，在所述基底上形成底部介质层160，所述底部介质层160的顶面与所述伪栅极结构130的顶部表面齐平。
80.本实施例中，所述底部介质层160的材料为氧化硅。
81.形成底部介质层的步骤包括：在基底上形成覆盖伪栅极结构130的侧壁和顶部的底部介质材料层；回刻蚀所述底部介质材料层，直至暴露出伪栅极结构的顶部表面，形成所述底部介质层。
82.本实施例中，当所述伪栅极结构130的侧壁形成有侧墙140时，底部介质材料层还覆盖所述侧墙140的顶部和侧壁，所述底部介质层还覆盖所述侧墙140的侧壁。
83.本实施例中，形成所述底部介质层160之前，还包括在所述基底上形成接触孔刻蚀停止层(未示出)的步骤。在所述基底上形成接触孔刻蚀停止层之后，在所述刻蚀停止层上形成所述底部介质层160。
84.参见图9，形成底部介质层160后，去除所述伪栅极结构130，在所述底部介质层160中形成栅开口135。
85.本实施例中，采用干法刻蚀工艺刻蚀去除所述伪栅极结构130。在其他实施例中，还能够采用湿法刻蚀工艺刻蚀去除所述伪栅极结构。
86.参见图10，在所述栅开口135的底部的鳍部表面形成界面层170；在所述栅开口135的侧壁和底部形成高k栅介质层180，所述高k栅介质层180位于所述界面层170之上。
87.所述界面层170用于改善所述鳍部与后续形成的高k栅介质层180之间的界面特性。
88.所述界面层170位于所述栅开口135内，且覆盖所述鳍部110的顶部和侧壁。
89.本实施例中，所述界面层170的材料为二氧化硅。
90.形成所述界面层的工艺包括氧化工艺。
91.所述高k栅介质层为采用高k介质材料制成的栅介质层。其中，高k介质材料相对介电常数k的数值大于3.9的介质材料。本实施例中，所述高k栅介质层180的材料为氧化铪(hfo2)。
92.本实施例中，所述高k栅介质层180包括第一子栅介质层和第二子栅介质层，第一子栅介质层位于所述栅开口130的侧壁和底部，第二子栅介质层位于所述栅开口130的侧壁和底部且位于所述第一子栅介质层上。
93.形成所述述高k栅介质层的步骤包括：在所述栅开口130的侧壁和底部形成位于所述界面层上的所述第一子栅介质层；在所述第一子栅介质层上形成第二子栅介质层。
94.参见图11，形成所述述高k栅介质层180之后，对所述高k栅介质层180执行远端等离子体处理工艺。
95.本实施例中，在对所述高k栅介质层180执行远端等离子体处理工艺时，首先形成覆盖所述底部介质层160和所述侧墙层140的掩膜层165，并以所述掩膜层165为掩膜对所述栅开口135内的所述高k栅介质层180执行远端等离子体处理工艺。
96.本实施例中，所述远端等离子体处理工艺所采用的处理气体为nf3和h2的混合气体，处理腔室温度为500摄氏度到650摄氏度。
97.在所述远端等离子体处理工艺中，所述处理气体为nf3中的f离子可以用于对所形
成的高k栅介质层的表面进行钝化处理，以消除氧空位(oxygen vacancy)和界面陷阱(interface trap)。具体而言，nf3中的f离子能够与高k栅介质层中的金属离子结合，形成稳定性较高的hf-f键，可以降低界面缺陷电荷的密度。
98.同时，采用远端等离子体处理工艺且处理腔室的温度控制在500摄氏度到650摄氏度，使得处理气体nf3中的n离子可以渗入到所述高k栅介质层180，但不会渗入到高k栅介质层180之下的界面层170中。当n离子仅渗入到所述高k栅介质层180时，可以显著降低所述高k栅介质层表面的缺陷电荷密度(dit)，提高电子的迁移率。
99.本实施例中，在所述远端等离子体处理工艺之前，还包括对所述高k栅介质层180执行脉冲等离子体处理工艺的步骤。
100.本实施例中，所述脉冲等离子体处理工艺所采用的处理气体为sf6。
101.在所述脉冲等离子体处理工艺中，采用处理气体sf6可以对较深区域中存在的氧空位和缺陷电荷进行控制，即通过处理气体sf6中f离子和s离子消除sige鳍部中存在的悬挂键，以降低较深区域中存在的氧空位和缺陷电荷的数量。
102.参见图12，对所述高k栅介质层180执行远端等离子体处理工艺之后，在所述高k栅介质层180上形成阻挡层190。
103.所述阻挡层190用于阻止后续形成的金属栅极中的金属原子扩散至介质层中，避免引起短路。同时，所述阻挡层还能够提高后续金属栅极结构和介质层之间的粘附性。
104.本实施例中，所述阻挡层的材料包括氮化钛(tin)。
105.本实施例中，采用物理气相沉积(pvd)工艺形成阻挡层190。采用物理气相沉积(pvd)工艺形成阻挡层190，可以抑制和清除sige鳍部表面形成介电常数较低、热稳定性较差且缺陷电荷密度较高的氧化锗(geo)层，从而可以避免费米能级钉扎(fermi-level pinning)。
106.参见图13，形成阻挡层190之后，在所述栅开口内填充金属材料，形成金属栅极200。
107.本发明实施例中，所述金属栅极200的材料为钨(w)。在其他实施例中，金属栅极的材料还能够为铝(al)或铜(cu)等。
108.形成金属栅极200的步骤包括：形成覆盖所述底部介质层、所述侧墙并填充所述栅开口的金属材料层；所述金属材料层的顶部表面高于所述底部介质层的顶部表面；回刻蚀所述金属材料层，直至暴露出所述底部介质层的顶部表面，形成填充所述栅开口的金属栅极。
109.本发明实施例中，采用物理气相沉积(pvd)工艺形成金属材料层。之所以采用物理气相沉积(pvd)工艺形成阻挡层190相类似，用物理气相沉积(pvd)工艺形成金属材料层可以进一步清除介电常数较低、热稳定性较差且缺陷电荷密度较高的氧化锗(geo
x
)层，从而可以消除费米能级钉扎(fermi-level pinning)。
110.采用本发明实施例中的上述方案，由于在形成所述高k栅介质层之后，对所述高k栅介质层执行远端等离子体处理工艺，可以对所述高k栅介质层进行表面钝化处理，并降低缺陷电荷密度，可以显著降低低频噪声，提高所形成的半导体结构的性能。
111.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所
限定的范围为准。