一种CPU与FPGA之间的数据传输方法及系统与流程

一种cpu与fpga之间的数据传输方法及系统
技术领域
1.本发明涉及人工智能领域，尤其涉及一种cpu与fpga之间的数据传输方法及系统。


背景技术：

2.在cpu与fpga之间进行大数据传输时，常会由于fpga的反压/阻塞问题，导致传输过程中数据丢失。为解决该问题，传统可靠传输分成为以下几种：停止
‑
等待式(stop
‑
and
‑
wait)arq，后退n帧 (go
‑
back
‑
n)arq，以及选择重传(selective repeat)arq。
3.在停止
‑
等待式arq中，数据报文发送完成之后，发送方需要等待接收方的状态报告，如果状态报告报文发送成功，发送后续的数据报文，否则重传该报文。该方法所需要的缓冲存储空间最小，缺点是信道效率很低；在后退n帧arq中，发信侧不用等待收信侧的应答，持续的发送多个帧，假如发现已发送的帧中有错误发生，那么从那个发生错误的帧开始及其之后所有的帧全部再重新发送，信道稳定的情况下，后退n帧方式与停止
‑
等待式相比，等待时间更短，提高吞吐率；在选择重传arq中，发信侧不用等待收信侧的应答，持续的发送多个帧，假如发现已发送的帧中有错误发生，那么发信侧将只重新发送那个发生错误的帧。
4.本技术发明人在实现本技术实施例中发明技术方案的过程中，发现上述技术至少存在如下技术问题：
5.现有技术中存在cpu与fpga之间进行大数据传输时，常会由于fpga的反压和阻塞问题，传统的重传机制会导致数据传输失败、传输速率下降的技术问题。


技术实现要素：

6.有鉴于此，本技术实施例通过提供一种cpu与fpga之间的数据传输方法及系统，所述方法包括：通过在cpu端增加序号管理池；通过所述序号管理池，对所有数据报文添加序号；当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；获得所述第一数据报文从所述fpga返回的应答序号；通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。解决了现有技术中存在cpu与fpga之间进行大数据传输时，常会由于fpga的反压和阻塞问题，导致数据传输失败、传输速率下降的技术问题。达到了通过数据发起方cpu端对数据接收方fpga 返回的应答序号进行判断，当数据传输失败时，cpu端重新发送原始数据；同时保证在不丢包的情况下最大限度提高传输速率，达到了传输速率动态调整的技术效果。
7.鉴于上述问题，本技术实施例提供了一种cpu与fpga之间的数据传输方法及系统。
8.第一方面，本技术提供了一种cpu与fpga之间的数据传输方法，所述方法通过一种cpu与fpga之间的数据传输系统实现，其中，所述方法包括：通过在cpu端增加序号管理池；通过所述序号管理池，对所有数据报文添加序号；当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；获得所述第一数据报文从所述fpga返回的应答序号；通过所述序号管理池对所述应答序号进行检索，获得第一检索结
果；根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。
9.另一方面，本技术还提供了一种cpu与fpga之间的数据传输系统，用于执行如第一方面所述的一种cpu与fpga之间的数据传输方法，其中，所述系统包括：第一设置单元：所述第一设置单元用于在cpu端增加序号管理池；第一执行单元：所述第一执行单元用于通过所述序号管理池，对所有数据报文添加序号；第二执行单元：所述第二执行单元用于当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；第一获得单元：所述第一获得单元用于获得所述第一数据报文从所述fpga返回的应答序号；第二获得单元：所述第二获得单元用于通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；第一判断单元：所述第一判断单元用于根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。
10.第三方面，本技术实施例还提供了一种cpu与fpga之间的数据传输系统，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其中，所述处理器执行所述程序时实现上述第一方面所述方法的步骤。
11.本技术实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
12.1.通过在cpu端增加序号管理池；通过所述序号管理池，对所有数据报文添加序号；当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；获得所述第一数据报文从所述fpga返回的应答序号；通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。达到了通过数据发起方 cpu端对数据接收方fpga返回的应答序号进行判断，当数据传输失败时，cpu端重新发送原始数据的技术效果。
13.2.通过cpu与fpga之间的数据传输方法还实现了流速控制功能，cpu端通过检测序号管理池状态发出相应的停止指令或发送指令，这样的机制达到了动态调整传输速率，针对于快速算法可提高传输速率，对于低速算法，则可以在不丢包的情况下最大限度提高传输速率的技术效果。
14.上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，而可依照说明书的内容予以实施，并且为了让本技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本技术的具体实施方式。
附图说明
15.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
16.图1为本技术实施例一种cpu与fpga之间的数据传输方法的流程示意图；
17.图2为本技术实施例一种cpu与fpga之间的数据传输方法中判断所述第一数据报文是否需要重新发送的流程示意图；
18.图3为本技术实施例一种cpu与fpga之间的数据传输方法暂停数据传输方法的流程示意图；
19.图4为本技术实施例一种cpu与fpga之间的数据传输方法以预定速率传输数据方
法的流程示意图；
20.图5为本技术实施例一种cpu与fpga之间的数据传输系统的结构示意图；
21.图6为本技术实施例示例性电子设备的结构示意图。
22.附图标记说明：
23.第一设置单元11，第一执行单元12，第二执行单元13，第一获得单元14，第二获得单元15，第一判断单元16，总线300，接收器 301，处理器302，发送器303，存储器304，总线接口305。
具体实施方式
24.本技术实施例通过提供一种cpu与fpga之间的数据传输方法及系统，解决了现有技术中存在cpu与fpga之间进行大数据传输时，常会由于fpga的反压和阻塞问题，导致数据传输失败、传输速率下降的技术问题。达到了通过数据发起方cpu端对数据接收方 fpga返回的应答序号进行判断，当数据传输失败时，cpu端重新发送原始数据；同时保证在不丢包的情况下最大限度提高传输速率，达到了传输速率动态调整的技术效果。
25.下面，将参考附图对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是本技术的全部实施例，应理解，本技术不受这里描述的示例实施例的限制。基于本技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。另外还需要说明的是，为了便于描述，附图中仅示出了与本技术相关的部分而非全部。
26.申请概述
27.在cpu与fpga之间进行大数据传输时，常会由于fpga的反压/阻塞问题，导致传输过程中数据丢失。为解决该问题，传统可靠传输分成为以下几种：停止
‑
等待式(stop
‑
and
‑
wait)arq，后退n帧(go
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back
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n)arq，以及选择重传(selective repeat)arq。在停止
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等待式arq中，数据报文发送完成之后，发送方需要等待接收方的状态报告，如果状态报告报文发送成功，发送后续的数据报文，否则重传该报文。该方法所需要的缓冲存储空间最小，缺点是信道效率很低；在后退n帧arq中，发信侧不用等待收信侧的应答，持续的发送多个帧，假如发现已发送的帧中有错误发生，那么从那个发生错误的帧开始及其之后所有的帧全部再重新发送；在选择重传arq中，发信侧不用等待收信侧的应答，持续的发送多个帧，假如发现已发送的帧中有错误发生，那么发信侧将只重新发送那个发生错误的帧。现有技术中存在cpu与fpga之间进行大数据传输时，常会由于fpga 的反压和阻塞问题，导致数据传输失败、传输速率下降的技术问题。
28.针对上述技术问题，本技术提供的技术方案总体思路如下：
29.本技术提供了一种cpu与fpga之间的数据传输方法，所述方法应用于一种cpu与fpga之间的数据传输系统，其中，所述方法包括：通过在cpu端增加序号管理池；通过所述序号管理池，对所有数据报文添加序号；当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；获得所述第一数据报文从所述fpga返回的应答序号；通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。
30.在介绍了本技术基本原理后，下面将结合说明书附图来具体介绍本技术的各种非
限制性的实施方式。
31.实施例一
32.请参阅附图1，本技术实施例提供了一种cpu与fpga之间的数据传输方法，其中，所述方法应用于一种cpu与fpga之间的数据传输系统，所述方法具体包括如下步骤：
33.步骤s100：通过在cpu端增加序号管理池；
34.步骤s200：通过所述序号管理池，对所有数据报文添加序号；
35.具体而言，所述cpu即中央处理器(central processing unit，简称cpu)，是计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。所述fpga(field programmable gate array)是在pal、gal等可编程器件的基础上进一步发展而来的一种半定制电路，用于专用集成电路(asic)领域，在解决定制电路不足的同时也克服了原有可编程器件门电路数有限的缺点。所述报文是网络中交换与传输的数据单元，即站点一次性要发送的数据块。数据报文包含了将要发送的完整数据信息，包括要传送的数据和必要的附加信息，其长度不限且可变。
36.所述序号管理池用于对所有数据报文添加序号，并管理传输成功的数据报文的序号，进一步的，可应答序号检索结果。
37.通过在cpu端设置一个驱动层为所有传输的数据报文进行编号，且设置序号管理池可对所有数据报文的序号进行管理，达到有条理、高效率地对所有传输数据进行管理的技术效果。
38.步骤s300：当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；
39.具体而言，所述第一数据报文是指由cpu端传输给fpga的任一数据报文。所述排序是指按数据报文编号顺序整理。所述解序是指解除驱动层对传输数据的添加的序号。当所述第一数据报文到达fpga时，所述序号管理池会对所述第一数据报文对应的序号进行排序和解序，去除数据报文的必要附加信息，仅保留需要传输的数据信息。通过在数据报文到达fpga之前解除序号，达到了仅向fpga送达需要传输的数据信息的技术效果。
40.步骤s400：获得所述第一数据报文从所述fpga返回的应答序号；
41.具体而言，所述应答序号是指fpga接收到数据报文后向cpu 端发出的相应回执，且应答序号的返回形式不限，当cpu发给fpga 的数据包不需要数据回包时，所述应答序号为专门的应答包，当cpu 发给fpga的数据包有一对一回包时，所述应答序号包含在应答数据包中。当所述第一数据报文从cpu端发送给所述fpga，所述fpga 接收到所述第一数据报文后，向cpu端返回相应应答序号，即第一数据报文应答序号。通过在fpga接收数据后返回应答序号的方法，达到了确保数据传输成功、并被fpga顺利接收的技术效果。
42.步骤s500：通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；
43.步骤s600：根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。
44.具体而言，通过所述序号管理池对所述应答序号进行检索，可以得到所述序号管理池内是否具备所述应答序号，即得到所述第一检索结果。根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。通过检索序号管理池，达到明确是否需要重新发送该数据的技术效果。
45.进一步的，本技术实施例步骤s100还包括：
46.步骤s110a：在cpu端设置驱动层，其中，所述序号管理池设于所述驱动层中。
47.具体而言，所述cpu端与所述驱动层相连，cpu端传输的所有数据均经过驱动层，所述序号管理池直接设于所述驱动层中，用于为cpu端传输的所有数据报文增加序号，并管理传输成功的数据报文的序号，进一步的，可应答序号检索结果。
48.进一步的，本技术实施例步骤s100还包括：
49.步骤s110b：在所述cpu端和所述驱动层之间增加中间件，其中，所述中间件包括所述序号管理池。
50.所述cpu端与中间件相连，所述中间件的另一端设有驱动层， cpu端传输的所有数据均经过所述中间件和所述驱动层。所述中间件包括序号管理池，所述序号管理池用于管理传输成功的数据报文的序号，进一步的，可应答序号检索结果。无论所述序号管理池设于中间件还是驱动层，均可实现序号管理池的相应功能。
51.进一步的，如附图2所示，本技术实施例步骤s600还包括：
52.步骤s610：如果所述第一检索结果为所述应答序号落入所述序号管理池内，表示所述第一数据报文在所述cpu和所述fpga之间传输正常，确定无需对所述第一数据报文进行重新发送。
53.具体而言，所述第一检索结果包括两种可能，第一种是所述序号管理池内具备所述应答序号，即所述应答序号落入了所述序号管理池内，这种情况说明所述第一数据报文在所述cpu和所述fpga之间的传输正常，此时无需重新发送该数据。
54.进一步的，如附图2所示，本技术实施例步骤s600还包括：
55.步骤s620：如果所述第一检索结果为所述应答序号未落入所述序号管理池内，标识所述第一数据报文在所述cpu和所述fpga之间传输异常，确定对所述第一数据报文进行重新发送。
56.具体而言，所述第一检索结果包括两种可能，第一种是所述序号管理池内具备所述应答序号，另外一种是所述序号管理池内不具备所述应答序号，即所述应答序号没有落入所述序号管理池内，这种情况说明所述第一数据报文在所述cpu和所述fpga之间的传输出现了异常，所述fpga并未成功接收到该数据，此时cpu需要再次向 fpga发送一次该数据。
57.进一步的，如附图3所示，本技术实施例步骤s700还包括：
58.步骤s710：通过所述cpu检测所述序号管理池是否达到预定承载状态；
59.步骤s720：如果所述序号管理池达到所述预定承载状态，获得第一停止指令；
60.步骤s730：根据所述第一停止指令，暂停数据传输。
61.具体而言，所述cpu与fpga之间的数据传输方法除了可以在检测到传输失败的数据后重新传输外，还可对传输速度进行控制。为防止fpga反压，所述序号管理池提前设置有预定承载值。所述预定承载为所述序号管理池可以达到的最高序号量，序号量代表实时传输数据的数量。所述反压是实时计算应用开发，特别是流式计算中十分常见的问题，反压意味着数据管道中某个节点成为瓶颈，处理速率跟不上上游发送数据的速率，而需要对上游进行限速。
62.所述cpu可以实时检测所述序号管理池，判断所述序号管理池是否达到了预定承载状态。当所述cpu接收到所述第一停止指令，则说明此时序号管理池达到了预定承载状态，说明此时fpga内的缓冲区将满，此时需暂停数据传输，否则可能导致数据传输失败。
63.通过实时检测序号管理池中的序号承载状态，达到了在所述序号管理池达到预定承载状态时及时发出指令，cpu暂停数据传输防止 fpga反压和阻塞的技术效果。
64.进一步的，如附图4所示，本技术实施例步骤s710还包括：
65.步骤s711：如果所述序号管理池未达到所述预定承载状态，获得第一发送指令；
66.步骤s712：根据所述第一发送指令，以预定速率进行数据传输。
67.具体而言，当所述序号管理池没有达到所述预定承载状态时，系统发出第一发送指令，根据所述第一发送指令，cpu会以预定速率进行数据传输。保证cpu以预定速率传输数据，同时不会发生阻塞导致传输失败。所述预定速率为系统根据数据传输量及相关设备性能等综合情况预先设置的最大数据传输速度。通过发送指令，达到了维持数据持续高效传输的技术效果。这样的机制实现了传输速率动态调整，针对于快速算法可提高传输速率，对于低速算法则可以在不丢包的情况下最大限度提高传输速率。
68.综上所述，本技术实施例所提供的一种cpu与fpga之间的数据传输方法具有如下技术效果：
69.1.通过在cpu端增加序号管理池；通过所述序号管理池，对所有数据报文添加序号；当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；获得所述第一数据报文从所述fpga返回的应答序号；通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。达到了通过数据发起方 cpu端对数据接收方fpga返回的应答序号进行判断，当数据传输失败时，cpu端重新发送原始数据的技术效果。
70.2.通过cpu与fpga之间的数据传输方法还实现了流速控制功能，cpu端通过检测序号管理池状态发出相应的停止指令或发送指令，这样的机制达到了动态调整传输速率，针对于快速算法可提高传输速率，对于低速算法，则可以在不丢包的情况下最大限度提高传输速率的技术效果。
71.实施例二
72.基于与前述实施例中一种cpu与fpga之间的数据传输方法，同样发明构思，本发明还提供了一种cpu与fpga之间的数据传输系统，请参阅附图5所示，所述系统包括：
73.第一设置单元11：所述第一设置单元11用于在cpu端增加序号管理池；
74.第一执行单元12：所述第一执行单元12用于通过所述序号管理池，对所有数据报文添加序号；
75.第二执行单元13：所述第二执行单元13用于当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；
76.第一获得单元14：所述第一获得单元14用于获得所述第一数据报文从所述fpga返回的应答序号；
77.第二获得单元15：所述第二获得单元15用于通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；
78.第一判断单元16：所述第一判断单元16用于根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。
79.进一步的，所述系统还包括：
80.第二设置单元：所述第二设置单元用于在cpu端设置驱动层，其中，所述序号管理
池设于所述驱动层中。
81.进一步的，所述系统还包括：
82.第三设置单元：所述第三设置单元用于在所述cpu端和所述驱动层之间增加中间件，其中，所述中间件包括所述序号管理池。
83.进一步的，所述系统还包括：
84.第二执行单元，所述第二执行单元用于如果所述第一检索结果为所述应答序号落入所述序号管理池内，表示所述第一数据报文在所述 cpu和所述fpga之间传输正常，确定无需对所述第一数据报文进行重新发送。
85.进一步的，所述系统还包括：
86.第三执行单元，所述第三执行单元用于如果所述第一检索结果为所述应答序号未落入所述序号管理池内，标识所述第一数据报文在所述cpu和所述fpga之间传输异常，确定对所述第一数据报文进行重新发送。
87.进一步的，所述系统还包括：
88.第二判断单元，所述第二判断单元用于通过所述cpu检测所述序号管理池是否达到预定承载状态；
89.第三获得单元，所述第三获得单元用于如果所述序号管理池达到所述预定承载状态，获得第一停止指令；
90.第四执行单元，所述第四执行单元用于根据所述第一停止指令，暂停数据传输。
91.进一步的，所述系统还包括：
92.第三判断单元，所述第三判断单元用于如果所述序号管理池未达到所述预定承载状态，获得第一发送指令；
93.第五执行单元，所述第五执行单元用于根据所述第一发送指令，以预定速率进行数据传输。
94.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，前述图1实施例一中的一种cpu 与fpga之间的数据传输方法和具体实例同样适用于本实施例的一种cpu与fpga之间的数据传输系统，通过前述对一种cpu与fpga 之间的数据传输方法的详细描述，本领域技术人员可以清楚的知道本实施例中一种cpu与fpga之间的数据传输系统，所以为了说明书的简洁，在此不再详述。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
95.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
96.示例性电子设备
97.下面参考图6来描述本技术实施例的电子设备。
98.图6图示了根据本技术实施例的电子设备的结构示意图。
99.基于与前述实施例中一种cpu与fpga之间的数据传输方法的发明构思，本发明还
提供一种cpu与fpga之间的数据传输系统，其上存储有计算机程序，该程序被处理器执行时实现前文所述一种 cpu与fpga之间的数据传输方法的任一方法的步骤。
100.其中，在图6中，总线架构(用总线300来代表)，总线300可以包括任意数量的互联的总线和桥，总线300将包括由处理器302代表的一个或多个处理器和存储器304代表的存储器的各种电路链接在一起。总线300还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口305在总线300和接收器 301和发送器303之间提供接口。接收器301和发送器303可以是同一个元件，即收发机，提供用于在传输介质上与各种其他装置通信的单元。
101.处理器302负责管理总线300和通常的处理，而存储器304可以被用于存储处理器302在执行操作时所使用的数据。
102.本技术提供了一种cpu与fpga之间的数据传输方法，所述方法应用于一种cpu与fpga之间的数据传输系统，其中，所述方法包括：通过在cpu端增加序号管理池；通过所述序号管理池，对所有数据报文添加序号；当第一数据报文到达fpga之前，通过所述序号管理池对所述第一数据报文对应的序号进行排序和解序；获得所述第一数据报文从所述fpga返回的应答序号；通过所述序号管理池对所述应答序号进行检索，获得第一检索结果；根据所述第一检索结果，确定是否对所述第一数据报文进行重新发送。解决了现有技术中存在 cpu与fpga之间进行大数据传输时，常会由于fpga的反压和阻塞问题，导致数据传输失败、传输速率下降的技术问题。达到了通过数据发起方cpu端对数据接收方fpga返回的应答序号进行判断，当数据传输失败时，cpu端重新发送原始数据；同时保证在不丢包的情况下最大限度提高传输速率，达到了传输速率动态调整的技术效果。
103.本领域内的技术人员应明白，本技术的实施例可提供为方法、装置、或计算机程序产品。因此，本技术可采用完全软件实施例、完全硬件实施例、或结合软件和硬件方面实施例的形式。此外，本技术为可以在一个或多个包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。而所述的计算机可用存储介质包括但不限于：u盘、移动硬盘、只读存储器(read
‑
0nly memory，简称rom)、随机存取存储器(random access memory，简称ram)、磁盘存储器、只读光盘(compact disc read
‑
only memory，简称 cd
‑
rom)、光学存储器等各种可以存储程序代码的介质。
104.本发明是参照本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/ 或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图1个流程或多个流程和/或方框图1个方框或多个方框中指定的功能的系统。
105.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令系统的制造品，该指令系统实现在流程图1个流程或多个流程和/或方框图1个方框或多个方框中指定的功能。
106.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或
其他可编程设备上执行的指令提供用于实现在流程图1个流程或多个流程和/或方框图1个方框或多个方框中指定的功能的步骤。尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
107.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。