显示基板及其测试方法、制备方法、显示装置与流程

1.本公开涉及但不限于显示技术领域，尤指一种显示基板及其测试方法、制备方法、显示装置。


背景技术：

2.有机发光二极管(organic light emitting diode，简称oled)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以oled为发光器件、由薄膜晶体管(thin film transistor，简称tft)进行信号控制的柔性显示装置(flexible display)已成为目前显示领域的主流产品。
3.经本技术发明人研究发现，现有oled显示基板上的测试组件不能准确反映显示区域中晶体管的实际特性。


技术实现要素：

4.以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
5.本公开实施例所要解决的技术问题是，提供一种显示基板及其测试方法、制备方法、显示装置，解决现有测试组件不能准确反映显示区域中晶体管的实际特性的问题。
6.本公开实施例提供了一种显示基板，包括显示区域以及位于所述显示区域外围的边框区域，所述边框区域包括至少一个测试区，所述显示区包括多个子像素，至少一个子像素包括像素驱动电路，所述测试区包括至少一个测试单元，所述测试单元包括测试晶体管、多个测试引线和多个测试引脚，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试引脚通过所述多个测试引线与所述测试晶体管连接。
7.本公开实施例还提供了一种显示基板的测试方法，所述显示基板为前述显示基板，所述测试方法包括：
8.通过测试引脚和测试引线向待测试晶体管输入老化信号；
9.通过所述测试引脚和测试引线向所述待测试晶体管的栅极输入信号，通过连接所述待测试晶体管第一电极的测试引线和测试引脚收集所述待测试晶体管的第一电极信号。
10.本公开实施例还提供了一种显示装置，包括前述的显示基板。
11.本公开实施例还提供了一种显示基板的制备方法，所述显示基板包括显示区域以及位于所述显示区域外围的边框区域，所述边框区域包括至少一个测试区，所述显示区包括多个子像素；所述制备方法包括：
12.在所述显示区的至少一个子像素内形成至少一个像素驱动电路，在所述测试区形成至少一个测试单元，在所述边框区域形成多个测试引脚和多个测试引线；
13.所述测试单元包括测试晶体管、多个测试引线和多个测试引脚，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试引脚通过所述多个测试
引线与所述测试晶体管连接。
14.本公开示例性实施例公开了一种显示基板及其测试方法、制备方法、显示装置，通过在边框区域形成测试电路，测试电路中测试晶体管的特性与显示区中对应的晶体管特性基本上一致，测试晶体管能够准确地反映显示区中晶体管的实际特性，不仅可以保证晶体管特性在规定的基准范围内，而且可以通过收集显示区中晶体管特性数据作为解析不良的参考。
15.本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
16.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
17.附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
18.图1为一种显示装置的结构示意图；
19.图2为一种显示基板的平面结构示意图；
20.图3为一种显示基板的剖面结构示意图；
21.图4为一种像素驱动电路的等效电路示意图；
22.图5为一种像素驱动电路的工作时序图；
23.图6为一种面板外部tft teg的示意图；
24.图7为一种像素区tft示意图；
25.图8为本公开示例性实施例一种显示面板的平面示意图；
26.图9为本公开示例性实施例一种测试区的平面示意图；
27.图10为本公开实施例形成半导体层图案后的示意图；
28.图11为本公开实施例形成第一导电层图案后的示意图；
29.图12为本公开实施例形成第二导电层图案后的示意图；
30.图13为本公开实施例形成第四绝缘层图案后的示意图；
31.图14为本公开实施例形成第三导电层图案后的示意图。
32.附图标记说明:
33.10—基底；
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11—第一测试有源层；
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12—第二测试有源层；
34.13—第三测试有源层；
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14—第四测试有源层；
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15—第五测试有源层；
35.16—第六测试有源层；
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17—第七测试有源层；
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21—第一遮挡线；
36.22—第二遮挡线；
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23—第三遮挡线；
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24—第一极板；
37.31—第一连接线；
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32—第二极板；
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34—开口；
38.35—极板连接线；
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100—显示区；
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101—基底；
39.102—驱动电路层；
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103—发光结构层；
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104—封装层；
40.200—边框区域；
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210—驱动晶体管；
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211—存储电容；
41.300—测试区；
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301—阳极；
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302—像素定义层；
42.303—有机发光层；
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304—阴极；
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310—测试引脚；
43.320—测试引线；
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330—测试晶体管；
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400—测试单元；
44.401—第一封装层；
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402—第二封装层；
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403—第三封装层；
45.411—第一测试引脚；
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412—第二测试引脚；
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413—第三测试引脚；
46.414—第四测试引脚；
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415—第五测试引脚；
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416—第六测试引脚；
47.417—第七测试引脚；
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418—第八测试引脚；
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419—第九测试引脚；
48.421—第一测试引线；
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422—第二测试引线；
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423—第三测试引线；
49.424—第四测试引线；
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425—第五测试引线；
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426—第六测试引线；
50.427—第七测试引线；
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428—第八测试引线；
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429—第九测试引线；
51.431—第一连接电极；
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432—第二连接电极；
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433—第三连接电极。
具体实施方式
52.为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
53.在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
54.本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
55.在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
56.在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
57.在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个测试端子的元件。晶体管在漏电极(漏电极测试端子、漏区域或漏电极)与源电极(源电极测试端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
58.在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源
电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
59.在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
60.在本说明书中，“平行”是指两条直线形成的角度为
‑
10
°
以上且10
°
以下的状态，因此，也包括该角度为
‑5°
以上且5
°
以下的状态。另外，“垂直”是指两条直线形成的角度为80
°
以上且100
°
以下的状态，因此，也包括85
°
以上且95
°
以下的角度的状态。
61.在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
62.本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
63.图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(d1到dn)连接，扫描驱动器分别与多个扫描信号线(s1到sm)连接，发光驱动器分别与多个发光信号线(e1到eo)连接。像素阵列可以包括多个子像素pxij，i和j可以是自然数，至少一个子像素pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括至少一个扫描信号线、至少一个数据信号线、至少一个发光信号线和像素驱动电路。在示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线d1、d2、d3、
……
和dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线d1至dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线s1、s2、s3、
……
和sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线s1至sm。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线e1、e2、e3、
……
和eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线e1至eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。
64.图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元p，多个像素单元p的至少一个包括出射第一颜色光线的第一子像素p1、出射第二颜色光线的第二子像素p2、出射第三颜色光线的第三子像素p3和出射第四颜色光线的第四子像素p4，四个子像素可以均包括电路单元和发光器件，电路单元可以包括
扫描信号线、数据信号线和像素驱动电路，像素驱动电路分别与扫描信号线和数据信号线连接，像素驱动电路被配置为在扫描信号线的控制下，接收数据信号线传输的数据电压，向发光器件输出相应的电流。每个子像素中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
65.在示例性实施方式中，第一子像素p1可以是出射红色光线的红色子像素(r)，第二子像素p2可以是出射白色光线的白色子像素(w)，第三子像素p3可以是出射蓝色光线的蓝色子像素(b)，第四子像素p4可以是出射绿色光线的绿色子像素(g)。
66.在示例性实施方式中，子像素的形状可以是矩形状、菱形、五边形或六边形。在一种示例性实施方式中，四个子像素可以采用水平并列方式排列，形成rwbg像素排布。在另一种示例性实施方式中，四个子像素可以采用正方形(square)、钻石形(diamond)或竖直并列等方式排列，本公开在此不做限定。
67.在示例性实施方式中，水平方向依次设置的多个子像素称为像素行，竖直方向依次设置的多个子像素称为像素列，多个像素行和多个像素列构成阵列排布的像素阵列。
68.图3为一种显示基板的剖面结构示意图，示意了oled显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板中每个子像素可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底一侧的发光结构层103以及设置在发光结构层103远离基底一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
69.在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括多个信号线和像素驱动电路，像素驱动电路可以包括多个晶体管和存储电容，图3中仅以部分驱动晶体管210和存储电容211为例进行示意。每个子像素的发光结构层103可以包括构成发光器件的多个膜层，多个膜层可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极301与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装403层可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。
70.在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(hole injection layer，简称hil)、空穴传输层(hole transport layer，简称htl)、电子阻挡层(electron block layer，简称ebl)、发光层(emitting layer，简称eml)、空穴阻挡层(hole block layer，简称hbl)、电子传输层(electron transport layer，简称etl)和电子注入层(electron injection layer，简称eil)。在示例性实施方式中，所有子像素的空穴注入层和电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层和电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层和电子阻挡层可以有少量的交叠，或者可以是隔离的。
71.在示例性实施方式中，像素驱动电路可以是3t1c、4t1c、5t1c、5t2c、6t1c、7t1c或8t1c结构。图4为一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管t1到第七晶体管t7)和1个存储电容c，像素驱动电路分别与8个信号
线(数据信号线d、第一扫描信号线s1、第二扫描信号线s2、发光信号线e、初始信号线init、第一电源线vdd和第二电源线vss)连接。
72.在示例性实施方式中，像素驱动电路可以包括第一节点n1、第二节点n2和第三节点n3。其中，第一节点n1分别与第三晶体管t3的第一极、第四晶体管t4的第二极和第五晶体管t5的第二极连接，第二节点n2分别与第一晶体管的第二极、第二晶体管t2的第一极、第三晶体管t3的控制极和存储电容c的第二端连接，第三节点n3分别与第二晶体管t2的第二极、第三晶体管t3的第二极和第六晶体管t6的第一极连接。
73.在示例性实施方式中，存储电容c的第一端与第一电源线vdd连接，存储电容c的第二端与第二节点n2连接，即存储电容c的第二端与第三晶体管t3的控制极连接。
74.第一晶体管t1的控制极与第二扫描信号线s2连接，第一晶体管t1的第一极与初始信号线init连接，第一晶体管的第二极与第二节点n2连接。当导通电平扫描信号施加到第二扫描信号线s2时，第一晶体管t1将初始化电压传输到第三晶体管t3的控制极，以使第三晶体管t3的控制极的电荷量初始化。
75.第二晶体管t2的控制极与第一扫描信号线s1连接，第二晶体管t2的第一极与第二节点n2连接，第二晶体管t2的第二极与第三节点n3连接。当导通电平扫描信号施加到第一扫描信号线s1时，第二晶体管t2使第三晶体管t3的控制极与第二极连接。
76.第三晶体管t3的控制极与第二节点n2连接，即第三晶体管t3的控制极与存储电容c的第二端连接，第三晶体管t3的第一极与第一节点n1连接，第三晶体管t3的第二极与第三节点n3连接。第三晶体管t3可以称为驱动晶体管，第三晶体管t3根据其控制极与第一极之间的电位差来确定在第一电源线vdd与第二电源线vss之间流动的驱动电流的量。
77.第四晶体管t4的控制极与第一扫描信号线s1连接，第四晶体管t4的第一极与数据信号线d连接，第四晶体管t4的第二极与第一节点n1连接。第四晶体管t4可以称为开关晶体管或扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线s1时，第四晶体管t4使数据信号线d的数据电压输入到像素驱动电路。
78.第五晶体管t5的控制极与发光信号线e连接，第五晶体管t5的第一极与第一电源线vdd连接，第五晶体管t5的第二极与第一节点n1连接。
79.第六晶体管t6的控制极与发光信号线e连接，第六晶体管t6的第一极与第三节点n3连接，第六晶体管t6的第二极与发光器件的第一极连接。第五晶体管t5和第六晶体管t6可以称为发光晶体管。当导通电平发光信号施加到发光信号线e时，第五晶体管t5和第六晶体管t6通过在第一电源线vdd与第二电源线vss之间形成驱动电流路径而使发光器件发光。
80.第七晶体管t7的控制极与第一扫描信号线s1连接，第七晶体管t7的第一极与初始信号线init连接，第七晶体管t7的第二极与发光器件的第一极连接。当导通电平扫描信号施加到第一扫描信号线s1时，第七晶体管t7将初始电压传输到发光器件的第一极，以使发光器件的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。
81.在示例性实施方式中，发光器件可以是oled，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)，或者可以是qled，包括叠设的第一极(阳极)、量子点发光层和第二极(阴极)。
82.在示例性实施方式中，发光器件的第二极与第二电源线vss连接，第二电源线vss的信号为低电平信号，第一电源线vdd的信号为持续提供高电平信号。第一扫描信号线s1为
本显示行像素驱动电路中的扫描信号线，第二扫描信号线s2为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线s1为s(n)，第二扫描信号线s2为s(n
‑
1)，本显示行的第二扫描信号线s2与上一显示行像素驱动电路中的第一扫描信号线s1为同一信号线，可以减少显示面板的信号线，实现显示面板的窄边框。
83.在示例性实施方式中，第一晶体管t1到第七晶体管t7可以是p型晶体管，或者可以是n型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管t1到第七晶体管t7可以包括p型晶体管和n型晶体管。
84.在示例性实施方式中，第一扫描信号线s1、第二扫描信号线s2、发光信号线e和初始信号线init可以沿水平方向延伸，第二电源线vss、第一电源线vdd和数据信号线d可以沿竖直方向延伸。
85.在示例性实施方式中，发光器件可以是有机电致发光二极管(oled)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
86.图5为一种像素驱动电路的工作时序图。下面通过图4示例的像素驱动电路的工作过程说明本公开示例性实施例，图4中的像素驱动电路包括7个晶体管(第一晶体管t1到第七晶体管t7)、1个存储电容c和7个信号线(数据信号线d、第一扫描信号线s1、第二扫描信号线s2、发光信号线e、初始信号线init、第一电源线vdd和第二电源线vss)，7个晶体管均为p型晶体管。
87.在示例性实施方式中，以oled为例，像素驱动电路的工作过程可以包括：
88.第一阶段a1，称为复位阶段，第二扫描信号线s2的信号为低电平信号，第一扫描信号线s1和发光信号线e的信号为高电平信号。第二扫描信号线s2的信号为低电平信号，使第一晶体管t1导通，初始信号线init的信号提供至第二节点n2，对存储电容c进行初始化，清除存储电容中原有数据电压。第一扫描信号线s1和发光信号线e的信号为高电平信号，使第二晶体管t2、第四晶体管t4、第五晶体管t5、第六晶体管t6和第七晶体管t7断开，此阶段oled不发光。
89.第二阶段a2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线s1的信号为低电平信号，第二扫描信号线s2和发光信号线e的信号为高电平信号，数据信号线d输出数据电压。此阶段由于存储电容c的第二端为低电平，因此第三晶体管t3导通。第一扫描信号线s1的信号为低电平信号使第二晶体管t2、第四晶体管t4和第七晶体管t7导通。第二晶体管t2和第四晶体管t4导通使得数据信号线d输出的数据电压经过第一节点n1、导通的第三晶体管t3、第三节点n3、导通的第二晶体管t2提供至第二节点n2，并将数据信号线d输出的数据电压与第三晶体管t3的阈值电压之差充入存储电容c，存储电容c的第二端(第二节点n2)的电压为vd
‑
|vth|，vd为数据信号线d输出的数据电压，vth为第三晶体管t3的阈值电压。第七晶体管t7导通使得初始信号线init的初始电压提供至oled的第一极，对oled的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保oled不发光。第二扫描信号线s2的信号为高电平信号，使第一晶体管t1断开。发光信号线e的信号为高电平信号，使第五晶体管t5和第六晶体管t6断开。
90.第三阶段a3、称为发光阶段，发光信号线e的信号为低电平信号，第一扫描信号线s1和第二扫描信号线s2的信号为高电平信号。发光信号线e的信号为低电平信号，使第五晶
体管t5和第六晶体管t6导通，第一电源线vdd输出的电源电压通过导通的第五晶体管t5、第三晶体管t3和第六晶体管t6向oled的第一极提供驱动电压，驱动oled发光。
91.在像素驱动电路驱动过程中，流过第三晶体管t3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点n2的电压为vdata
‑
|vth|，因而第三晶体管t3的驱动电流为：
92.i＝k*(vgs
‑
vth)2＝k*[(vdd
‑
vd |vth|)
‑
vth]2＝k*[(vdd
‑
vd]2[0093]
其中，i为流过第三晶体管t3的驱动电流，也就是驱动oled的驱动电流，k为常数，vgs为第三晶体管t3的栅电极和第一极之间的电压差，vth为第三晶体管t3的阈值电压，vd为数据信号线d输出的数据电压，vdd为第一电源线vdd输出的电源电压。
[0094]
在示例性实施方式中，像素驱动电路中的第一晶体管t1到第七晶体管t7可以采用低温多晶硅晶体管，或者可以采用氧化物晶体管，或者可以采用低温多晶硅晶体管和金属氧化物晶体管。低温多晶硅晶体管的有源层采用低温多晶硅(low temperature poly
‑
silicon，简称ltps)，金属氧化物晶体管的有源层采用金属氧化物半导体(oxide)。低温多晶硅晶体管具有迁移率高、充电快等优点，氧化物晶体管具有漏电流低等优点，将低温多晶硅晶体管和金属氧化物晶体管集成在一个显示基板上，形成低温多晶氧化物(low temperature polycrystalline oxide，简称ltpo)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
[0095]
由于使用金属氧化物晶体管会带来一些特性相关的不良，为了更好的监控金属氧化物晶体管的工作特性以及相关晶体管的工作特性，相关技术通常在显示基板上设置测试组件(test element group，简称teg)，以监控显示区域中晶体管的工作特性。一种显示基板中，测试组件设置在显示区域外围的边框区域。经本技术发明人研究发现，由于测试组件的位置位于显示区域之外，使得测试组件中晶体管特性与显示区域中对应的晶体管特性存在差异，测试组件不能准确反映显示区域中晶体管的实际特性。
[0096]
目前主流的显示产品越来越多的采用oled显示器，该产品由有机发光器件和ltps
‑
tft驱动电路两个主要部分组成。ltps工艺制作的tft存在漏电流大的问题，漏电流大会导致亮点造成良率损失，目前主要通过tft老化(aging)的方案解决漏电的问题。如何确认老化的最佳条件及如何确认准确的评价tft老化的效果对采用ltps工艺制作的驱动电路来说至关重要。
[0097]
一种oled产品在panel外部设计有简单的tft teg，如图6所示，该tft3 teg用于评价tft的特性，同时也能够通过不同老化条件对teg老化验证、为老化条件的确认提供依据。但由于目前的tft teg设计与像素区tft(如图7所示)相差较大，不能准确的评价老化后tft特性，因此急需一种teg能够有效的评价显示面板内部的电学特性及老化效果。
[0098]
本公开实施例提供了一种与aa区像素电路类似的teg设计方案，在不改变正常工艺的情况下增加少量引线，该设计teg一方面能够通过输入特定信号对像素电路中的tft进行老化，另一方面还能够对像素电路中的tft特性进行评价，为在eac(切割后工艺)的tft老化提供最可信的数据支撑。
[0099]
图8为本公开示例性实施例一种显示面板的平面示意图。如图8所示，在示例性实施方式中，显示面板可以包括显示区域(active area，简称aa)100和位于显示区域100外围的边框区域200。显示区域100可以包括在第一方向x上相对设置的第一边缘(左边缘)和第
二边缘(右边缘)，以及在第二方向y上相对设置的第三边缘(上边缘)和第四边缘(下边缘)，相邻边缘之间通过弧形的倒角连接，形成倒圆角的四边形形状，第一方向x和第二方向y交叉。边框区域200可以包括在第一方向x上相对设置的第一边框(左边框)和第二边框(右边框)，在第二方向y上相对设置的第三边框(上边框)和第四边框(下边框)，以及连接第一边框和第三边框的第一角部、连接第二边框和第三边框的第二角部、连接第一边框和第四边框的第三角部和连接第二边框和第四边框的第四角部。
[0100]
在示例性实施方式中，第一边缘和第二边缘可以平行于第二方向y，第三边缘和第四边缘可以平行于第一方向x。在示例性实施方式中，第一方向x可以是显示区域100中扫描信号线的延伸方向(行方向)，第二方向y可以是显示区域100中数据信号线的延伸方向(列方向)，第一方向x和第二方向y可以相互垂直。
[0101]
在示例性实施方式中，显示区100可以包括以矩阵方式排布的多个像素单元，至少一个像素单元可以包括多个子像素，至少一个子像素可以包括电路单元和发光器件，电路单元可以至少包括扫描信号线、数据信号线和发光信号线和像素驱动电路，像素驱动电路可以分别与扫描信号线、数据信号线和发光信号线连接，发光器件与像素驱动电路连接。
[0102]
在示例性实施方式中，边框区域200可以包括至少一个测试区300，测试区300配置为设置测试电路，测试电路配置为监控显示区100中晶体管的工作特性，不仅可以保证晶体管特性在规定的基准范围内，而且可以通过收集显示区中晶体管特性数据作为老化效果的参考。
[0103]
在示例性实施方式中，边框区域200可以设置栅极驱动电路(goa)等电路。栅极驱动电路可以包括多个级联的移位寄存器单元，移位寄存器单元连接显示区的至少一个扫描信号线，配置为向显示区的至少一个扫描信号线提供栅极驱动信号。在一些可能的实现方式中，移位寄存器单元的具体形式是多样的，本公开在此不做限定。
[0104]
在示例性实施方式中，测试区300的形状可以是沿着第一方向x延伸的条形状。测试区300在边框区域200中的位置可以根据相应需求进行布局设置。例如，测试区300可以位于上边框。又如，测试区300可以位于左边框。再如，测试区300可以位于右边框，本公开在此不做限定。以下示例性实施例中，以测试区300设置在上边框为例进行说明。
[0105]
在示例性实施方式中，在平行于显示基板的平面内，测试区300的形状可以是如下任意一种或多种：三角形、矩形、梯形、多边形、圆形和椭圆形。
[0106]
图9为本公开示例性实施例一种测试区的平面示意图。如图9所示，在示例性实施方式中，测试区300可以设置在边框区域200的上边框处，测试区300可以包括沿着第一方向x依次设置的引脚子区300a、引线子区300b和电路子区300c。在示例性实施方式中，引脚子区300a可以包括多个测试引脚(pad)310，多个测试引脚310沿着第二方向y依次设置，且相邻的测试引脚310之间具有第一间距。引线子区300b可以包括多条测试引线320，每条测试引线320沿着第一方向x延伸，多条测试引线320沿着第二方向y依次设置，且相邻的测试引线320之间具有第二间距。电路子区300c可以包括多个测试晶体管330。
[0107]
本公开实施例所述显示基板可以包括显示区域以及位于所述显示区域外围的边框区域，所述边框区域包括至少一个测试区，所述显示区包括多个子像素，至少一个子像素包括像素驱动电路，所述测试区包括至少一个测试单元，所述测试单元包括测试晶体管、多个测试引线和多个测试引脚，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结
构相同，所述多个测试引脚通过所述多个测试引线与所述测试晶体管连接。
[0108]
通过在边框区域形成测试电路，测试电路中测试晶体管的特性与显示区中对应的晶体管特性基本上一致，测试晶体管能够准确地反映显示区中晶体管的实际特性，不仅可以保证晶体管特性在规定的基准范围内，而且可以通过收集显示区中晶体管特性数据作为解析不良的参考。
[0109]
在示例性实施例中，所述测试区可以包括多个测试单元，每个测试单元可以包括一个测试晶体管、多个测试引线和多个测试引脚。以下实施例以测试区仅包含一个测试单元为例进行说明。
[0110]
在示例性实施方式中，一个测试单元400包括多个测试引脚310，多个测试引线320和多个测试晶体管330。例如一个测试单元400包括9个测试引脚310，9个测试引线320，和7个测试晶体管。每个测试引脚通过一个测试引线与电路子区300c中的测试晶体管连接。在其他实施例中，可以沿着第一方向x依次设置多个测试单元400。
[0111]
在示例性实施方式中，以显示区中7t1c结构的像素驱动电路为例，测试区300中的多个测试晶体管330可以包括如下任意一种或多种：与像素驱动电路中第一晶体管t1结构相同或相似的第一测试晶体管tc1，与像素驱动电路中第二晶体管t2结构相同或相似的第二测试晶体管tc2，与像素驱动电路中第三晶体管t3结构相同或相似的第三测试晶体管tc3，与像素驱动电路中第四晶体管t4结构相同或相似的第四测试晶体管tc4，与像素驱动电路中第五晶体管t5结构相同或相似的第五测试晶体管tc5，与像素驱动电路中第六晶体管t6结构相同或相似的第六测试晶体管tc6，以及与像素驱动电路中第七晶体管t7结构相同或相似的第七测试晶体管tc7。
[0112]
在示例性实施方式中，在垂直于显示基板的平面内，所述测试区包括在基底上依次设置的半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层和第三导电层；所述半导体层包括多个测试晶体管的有源层，所述第一导电层包括多个测试晶体管的栅电极和测试存储电容的第一极板，所述第二导电层包括测试存储电容的第二极板，所述第三导电层包括多个测试引脚、多个测试引线以及多个测试晶体管的第一极和第二极。
[0113]
在示例性实施方式中，至少一个测试引脚以及连接所述测试引脚的测试引线为相互连接的一体结构。
[0114]
在示例性实施方式中，所述半导体层包括：第一测试晶体管的第一测试有源层、第二测试晶体管的第二测试有源层、第三测试晶体管的第三测试有源层、第四测试晶体管的第四测试有源层、第五测试晶体管的第五测试有源层、第六测试晶体管的第六测试有源层、第七测试晶体管的第七测试有源层，每个测试晶体管的测试有源层包括第一区、第二区以及位于第一区和第二区之间的沟道区，其中：
[0115]
第一测试有源层的第一区同时作为第七测试有源层的第一区，第一测试有源层的第二区同时作为第二测试有源层的第一区，第三测试有源层的第一区同时作为第四测试有源层的第二区和第五测试有源层的第二区，第三测试有源层的第二区同时作为第二测试有源层的第二区和第六测试有源层的第一区，第六测试有源层的第二区同时作为第七测试有源层的第二区，第四有源层的第一区和第五有源层的第一区单独设置。
[0116]
在示例性实施例中，所述第一导电层包括：第一遮挡线、第二遮挡线、第三遮挡线
和第一极板，所述第一遮挡线分别与第四测试有源层和第二测试有源层有交叠，所述第二遮挡线分别与第一测试有源层和第七测试有源层有交叠，所述第三遮挡线分别于第五测试有源层和第六测试有源层有交叠，所述第一极板与第三测试有源层有交叠，其中：
[0117]
所述第一极板在基底上的正投影与第三测试晶体管的第三测试有源层在基底上的正投影存在重叠区域，所述第一极板24作为测试存储电容的第一极以及第三测试晶体管的栅电极；第一遮挡线与第四测试晶体管的第四测试有源层相重叠的区域作为第四测试晶体管的栅电极；第一遮挡线设置有向第二遮挡线一侧凸起的栅极块，栅极块在基底上的正投影与第二测试晶体管的第二测试有源层在基底上的正投影存在重叠区域，第一遮挡线和栅极块与第二测试晶体管的第二测试有源层相重叠的区域作为第二测试晶体管双栅结构的栅电极；第二遮挡线与第一测试晶体管的第一测试有源层相重叠的区域作为第一测试晶体管双栅结构的栅电极；第二遮挡线与第七测试晶体管的第七测试有源层相重叠的区域作为第七测试晶体管的栅电极；第三遮挡线与第五测试晶体管的第五测试有源层相重叠的区域作为第五测试晶体管的栅电极；第三遮挡线与第六测试晶体管的第六测试有源层相重叠的区域作为第六测试晶体管的栅电极。
[0118]
在示例性实施例中，所述第二导电层包括：第一连接线、第二极板，其中：
[0119]
所述第一连接线配置为通过过孔与第一测试有源层的第一区以及第七测试有源层的第一区连接；所述第二极板在基底上的正投影与第一极板在基底上的正投影存在重叠区域，第一极板和第二极板构成测试存储电容；第二极板上设置有开口，所述开口暴露出覆盖第一极板的第三绝缘层，且第一极板在基底上的正投影包含所述开口在基底上的正投影。
[0120]
在示例性实施方式中，所述第四绝缘层上设置有多个过孔，包括第一过孔、第二过孔、第三过孔、第四过孔、第五过孔、第六过孔、第七过孔、第八过孔、第九过孔、第十过孔、第十一过孔、第十二过孔、第十三过孔，其中：
[0121]
第一过孔内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七测试有源层的第二区的表面，第一过孔v1配置为使第一测试引线通过该过孔与第七测试有源层连接；
[0122]
第二过孔内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四测试有源层的第一区的表面。第二过孔配置为使第二测试引线通过该过孔与第四测试有源层连接；
[0123]
第三过孔内的第四绝缘层被刻蚀掉，暴露出位于第二导电层的第一连接线的表面，第三过孔配置为使第三测试引线通过该过孔与第一连接线连接；
[0124]
第四过孔内的第四绝缘层被刻蚀掉，暴露出位于第二导电层的第一连接线的表面，第四过孔配置为使第七测试晶体管的第一极以及第一测试晶体管的第一极通过该过孔与第一连接线连接；
[0125]
第五过孔内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七测试有源层的第一区和第一测试有源层的第一区的表面，第五过孔配置为使第七测试晶体管的第一极通过该过孔与第七测试有源层连接，以及使第一测试晶体管的第一极通过该过孔与第一测试有源层连接；
[0126]
第六过孔内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出位于第一导电层的第二
遮挡线的表面，第六过孔配置为使第四测试引线通过该过孔与第二遮挡线连接；
[0127]
第七过孔内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一测试有源层的第二区和第二测试有源层的第一区的表面，第七过孔配置为使第一测试晶体管的第二极通过该过孔与第一测试有源层连接，以及使第二测试晶体管的第一极通过该过孔与第二测试有源层连接；
[0128]
第八过孔设置于位于第二导电层的第二极板的开口内，第八过孔在基底上的正投影位于所述开口在基底上的正投影的范围之内，第八过孔内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出位于第一导电层的第一极板的表面，第八过孔配置为使第一测试晶体管的第二极与通过该过孔与第一极板连接；
[0129]
第九过孔内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出位于第一导电层的第一遮挡线的表面，第九过孔配置为使第六测试引线通过该过孔与第一遮挡线连接；
[0130]
第十过孔内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出位于第二导电层的第三遮挡线的表面，第十过孔配置为使第七测试引线通过该过孔与第三遮挡线连接；
[0131]
第十一过孔位于第二极板所在区域，第十一过孔在基底上的正投影位于第二极板在基底上的正投影的范围之内，第十一过孔内的第四绝缘层被刻蚀掉，暴露出第二极板的表面，第十一过孔配置为使第八测试引线通过该过孔与第二极板连接；
[0132]
第十二过孔内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五测试有源层的第一区的表面，第十二过孔配置为使第八测试引线通过该过孔与第五测试有源层连接；
[0133]
第十三过孔内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六测试有源层的第二区和第七测试有源层的第二区的表面，第十三过孔配置为使第六测试晶体管的第二极通过该过孔与第六测试有源层连接，以及使第七测试晶体管的第二极通过该过孔与第七测试有源层连接。
[0134]
在示例性实施方式中，所述第三导电层包括第一测试引脚、第二测试引脚、第三测试引脚、第四测试引脚、第五测试引脚、第六测试引脚、第七测试引脚、第八测试引脚、第九测试引脚，第一测试引线、第二测试引线、第三测试引线、第四测试引线、第五测试引线、第六测试引线、第七测试引线、第八测试引线、第九测试引线，以及第一测试连接电极、第二测试连接电极和第三测试连接电极，其中：
[0135]
第一测试引脚与第一测试引线连接，第二测试引脚与第二测试引线连接，第三测试引脚与第三测试引线连接，第三测试引线通过位于第二导电层的第一连接线与第一测试连接电极连接，第四测试引脚与第四测试引线连接，第五测试引脚与第五测试引线连接，第五测试引线与第二测试连接电极连接，第六测试引脚与第六测试引线连接，第七测试引脚与第七测试引线连接，第八测试引脚与第八测试引线连接，第八测试引线与第三测试连接电极连接，第九测试引脚与第九测试引线连接。
[0136]
在示例性实施方式中，第一测试引线的第一端与第一测试引脚连接，第一测试引线的第二端通过第一过孔与第七测试有源层的第二区连接，第一测试引脚作为第七测试晶体管的第二级；
[0137]
第二测试引线的第一端与第二测试引脚连接，第二测试引线的第二端通过第二过孔与第四测试有源层的第一区连接，第二测试引脚作为第四测试晶体管的第一级；
[0138]
第三测试引线的第一端与第三测试引脚连接，第三测试引线的第二端通过第三过孔与位于第二导电层的第一连接线连接，所述第一连接线通过第四过孔与第一测试连接电极连接，所述第一测试连接电极通过第五过孔与第七测试晶体管的第七测试有源层的第一区以及第一测试晶体管的第一测试有源层的第一区连接，第三测试引脚作为第一测试晶体管的第一极以及第七测试晶体管的第一极；
[0139]
第四测试引线的第一端与第四测试引脚连接，第四测试引线的第二端通过第六过孔与位于第一导电层的第二遮挡线连接；
[0140]
第五测试引线的第一端与第五测试引脚连接，第五测试引线的第二端通过第七过孔与第一测试有源层的第二区以及第二测试有源层的第一区连接，第五测试引脚作为第一测试晶体管的第二极以及第二测试晶体管的第一极；
[0141]
第六测试引线的第一端与第六测试引脚连接，第六测试引线的第二端通过第九过孔与第一遮挡线连接；
[0142]
第七测试引线的第一端与第七测试引脚连接，第七测试引线的第二端通过第十过孔与第三遮挡线连接；
[0143]
第八测试引线的第一端与第八测试引脚连接，第八测试引线的第二端通过第十二过孔与第五测试有源层的第一区连接，第八测试引脚作为第五测试晶体管的第一极；
[0144]
第九测试引线的第一端与第九测试引脚连接，第九测试引线的第二端通过第十三过孔与第六测试有源层的第二区以及第七测试有源层的第二区连接，第九测试引脚作为第六测试晶体管的第二极和第七测试晶体管的第二极。
[0145]
在示例性实施方式中，所述第一测试连接电极的第一端通过第四过孔与第一连接线连接，其第二端通过第五过孔与第七测试晶体管的第七测试有源层的第一区以及第一测试晶体管的第一测试有源层的第一区连接，第一测试连接电极作为第七测试晶体管的第一极和第一测试晶体管的第一极；
[0146]
第二测试连接电极的第一端通过第七过孔与第一测试有源层的第二区以及第二测试有源层的第一区连接，其第二端通过第八过孔与第一极板连接，第二测试连接电极作为第一测试晶体管的第二极和第二测试晶体管的第一极；
[0147]
第三测试连接电极的第一端通过第十一过孔与第二极板连接，其第二端通过第十二过孔与第五测试晶体管的第五测试有源层连接，第三连测试接电极作为第五测试晶体管的第一极。
[0148]
在示例性实施方式中，所述测试区包括引脚子区、引线子区和电路子区，所述引脚子区包括多个测试引脚，所述引线子区包括多个测试引线，所述电路子区包括多个测试晶体管，所述引脚子区、引线子区和电路子区沿第一方向依次设置，在引脚子区中，所述多个测试引脚沿第二方向依次设置，且相邻的测试引脚之间具有间距，在引线子区，所述多个测试引线主体沿第一方向延伸，多个测试引线沿第二方向y依次设置，且相邻的测试引线之间具有间距。
[0149]
本公开实施例还提供了一种显示基板中测试晶体管的测试方法，所述显示基板为上述任意一实施例中的显示基板，即该显示基板包括位于显示区域外围的边框区域，所述边框区域包括测试区，所述测试区包括至少一个测试单元，所述测试单元包括测试晶体管、多个测试引线和多个测试引脚，所述多个测试引脚通过所述多个测试引线与所述测试晶体
管连接。所述测试方法包括：
[0150]
通过测试引脚和测试引线向待测试晶体管输入老化信号；
[0151]
通过所述测试引脚和测试引线向所述待测试晶体管的栅极输入信号，通过连接所述待测试晶体管第一电极的测试引脚收集所述待测试晶体管的第一电极信号。
[0152]
所述栅极输入信号用于使待测试晶体管导通。在示例性实施例中，可以通过改变栅极输入信号使待测试晶体管经历从关闭到打开的过程。例如，测试时，栅极输入信号从 15v扫到
‑
15v，待测试晶体管器件会经历由关闭到打开的过程。
[0153]
所述第一电极可以是所述待测试晶体管的漏电极，可以将待测试晶体管源极接地，从连接待测试晶体管漏电极的测试引脚收集电路变化信号。
[0154]
采用本公开实施例所述测试方法，通过先对待测试晶体管老化，再进电性测试，可以评价不同老化信号(即不同老化条件)对位于像素电路中的待测试晶体管的特性的影响，进而可以评价对像素驱动电路的影响。所述老化信号或老化条件可以采用相关技术中的老化信号或老化条件。
[0155]
通过收集的电路变化信号进行的典型测试例如可以是转移特性曲线测试和输出特性曲线测试，从而可以评价tft特性。并且由于测试区的测试单元中的测试晶体管与显示区像素驱动电路中的晶体管的结构相同，因此对测试区的测试晶体管的测试可以真实反映显示区像素驱动电路中的晶体管特性。
[0156]
在示例性实施例中，在进行转移特性曲线测试时，可以将连接待测试晶体管源电极的测试引脚接地，从连接待测试晶体管栅电极的测试引脚输入从 15v到
‑
15v的电压信号，通过连接待测试晶体管漏电极的测试引脚从待测试晶体管的漏电极接收电流变化信号。
[0157]
在示例性实施例中，在进行输出特性曲线测试时，可以将连接待测试晶体管源电极的测试引脚接地，通过连接待测试晶体管栅电极的测试引脚分别输入不同的的电压信号(例如分别输入
‑
1v、
‑
2v、
‑
3v、
‑
4v和
‑
5v)，通过连接待测试晶体管漏电极的测试引脚向待测试晶体管的漏电极输入电压信号(0
‑
10v)，接收电流变化信号。
[0158]
在示例性实施例中，在老化阶段，向第二测试引脚输入数据信号vdata，向第三测试引脚输入初始化电压vinit，向第四测试引脚输入栅电极电压，向第六测试引脚输入栅电极电压，向第七测试引脚输入发光控制电压em，向第八测试引脚输入第一电源电压vdd，向第九测试引脚输入第二电源电压vss。
[0159]
下面以第一测试晶体管为例说明测试晶体管老化信号的输入实现方式，第一测试引脚411用于进行电性测试，第二测试引脚412用于输入数据信号vdata，第三测试引脚413用于输入初始化电压vinit，第四测试引脚414用于提供栅电极电压，第五测试引脚415用于进行电性测试，第六测试引脚416用于提供栅电极电压，第七测试引脚417用于提供发光控制电压em，第八测试引脚418用于输入第一电源电压vdd，第九测试引脚419用于输入第二电源电压vss。每个显示基板的老化信号可以是固定的。
[0160]
在对第一测试晶体管老化时，模拟实际工作过程的三个阶段:
[0161]
第一阶段：第二测试引脚412：4.0v,第三测试引脚413:
‑
15v，第四测试引脚414:
‑
7.0v，第六测试引脚416: 10v，第七测试引脚417: 10v，第八测试引脚418:4.6v，第九测试引脚419:
‑
3.0v；
[0162]
通过第四测试引脚414给入
‑
7.0v的低电平信号，使第一测试晶体管导通，通过第三测试引脚413输入的
‑
15v的初始化电压vinit输入至存储电容第二极板，对存储电容进行初始化，通过第六测试引脚416输入 10v的高电平信号，使第二测试晶体管、第四测试晶体管和第七测试晶体管断开，通过第七测试引脚417输入 10v的高电平信号，使第五测试晶体管和第六测试晶体管断开。
[0163]
第二阶段：第二测试引脚412:4.0v，第三测试引脚413:
‑
15v，第四测试引脚414: 10v，第六测试引脚416:
‑
7.0v，第七测试引脚417: 10v，第八测试引脚418:4.6v，第九测试引脚419:
‑
3.0v；
[0164]
通过第六测试引脚416输入
‑
7.0v的低电平信号，使第二测试晶体管、第四测试晶体管和第七测试晶体管导通，由于经过第一阶段初始化后，存储电容的第二级为低电平，因此使得第三测试晶体管导通。由于第四测试晶体管、第三测试晶体管和第二测试晶体管导通，使得通过第二测试引脚412输入的数据电压vdata与第三测试晶体管的阈值电压之差输入存储电容的第二极。由于第七测试晶体管的导通，使得通过第三测试引脚413输入的
‑
15v的初始电压输出第一测试引脚，在显示区的像素电路中，该电压用于对oled进行初始化，使oled不发光。通过第四测试引脚414输入 10v的高电平信号，使第一测试晶体管断开。通过第七测试引脚417输入 10v的高电平信号，使第五测试晶体管和第六测试晶体管断开。
[0165]
第三阶段：第二测试引脚412:4.0v，第三测试引脚413:
‑
15v，第四测试引脚414: 10v，第六测试引脚416: 10v，第七测试引脚417:
‑
7.0v，第八测试引脚418:4.6v，第九测试引脚419:
‑
3.0v。
[0166]
通过第七测试引脚417输入
‑
7.0v的低电平信号，使第五测试晶体管和第六测试晶体管导通，使通过第八测试引脚418输入的数据电压vdata通过导通的第五测试晶体管、第三测试晶体管和第六测试晶体管输出至第九测试引脚，在显示区的像素电路中，该电压用于驱动oled发光。通过第四测试引脚414输入 10v的高电平信号使得第一测试晶体管和第七测试晶体管断开，通过第六测试引脚416输入 10v的高电平信号使得第四测试晶体管和第六测试晶体管断开。
[0167]
可见，老化第一测试晶体管的信号可以为：pad2：4.0v,pad3:
‑
15v，pad4/pad6/pad7: 10/
‑
7v(高低切换),pad8:4.6v，pad9:
‑
3.0v。
[0168]
上述高低电平信号仅为举例说明，在其他实施例中可以根据需要使用其他电平值。
[0169]
在示例性实施例中，teg中测试晶体管的电性测量实现方式如下：
[0170]
对第一测试晶体管的电性测试可通过第四测试引脚414输入栅极(gate)信号，通过第三测试引脚413使源电极(source)接地，通过第五测试引脚415收集漏电极(drain)信号，进而评价第一测试晶体管特性；
[0171]
对第二测试晶体管的电性测试可通过第六测试引脚416输入栅极信号，通过第五测试引脚415使源电极接地，同时通过第七测试引脚417给入低电平发光控制信号em，使第五测试晶体管和第六测试晶体管导通，通过第九测试引脚419收集输入漏电极信号，进而可以评价第二测试晶体管特性。
[0172]
对第三测试晶体管的电性测试可通过第五测试引脚415输入栅极信号，通过第八测试引脚418使源电极接地，同时通过第七测试引脚417给入低电平发光控制信号em，使第
五测试晶体管和第六测试晶体管导通，通过第九测试引脚419收集漏电极信号，进而可以评价第三测试晶体管特性。
[0173]
对第四测试晶体管的电性测试可通过第六测试引脚416输入栅极信号，通过第二测试引脚412使源电极接地，通过第八测试引脚418收集漏电极信号，进而可以评价第四测试晶体管特性。
[0174]
对第七测试晶体管的电性测试可通过第四测试引脚414输入栅极信号，通过第一测试引脚411使源电极接地，通过第三测试引脚413收集漏电极信号，进而可以评价第七测试晶体管特性。
[0175]
下面通过显示基板的制备过程进行示例性说明。
[0176]
本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“a和b同层设置”是指，a和b通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“b的正投影位于a的正投影的范围之内”或者“a的正投影包含b的正投影”是指，b的正投影的边界落入a的正投影的边界范围内，或者a的正投影的边界与b的正投影的边界重叠。
[0177]
在示例性实施方式中，以一个测试单元包括9个测试引脚310，9个测试引线320和7个测试晶体管为例，测试单元的制备过程可以包括如下操作。
[0178]
(1)在玻璃载板1上制备基底。在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性基底可以为但不限于玻璃、石英中的一种或多种。柔性基底例如可以在玻璃载板1上涂布一层柔性材料，固化成膜，形成第一柔性材料层。在其他实施例中，柔性基底可以包括在玻璃载板上叠设的第一柔性材料层、第一无机材料层、基底半导体层、第二柔性材料层和第二无机材料层。第一、第二柔性材料层的材料可以采用聚酰亚胺(pi)、聚对苯二甲酸乙二酯(pet)或经表面处理的聚合物软膜等材料，第一、第二无机材料层的材料可以采用氮化硅(sinx)或氧化硅(siox)等，用于提高基底的抗水氧能力，第一、第二无机材料层可称为阻挡(barrier)层，基底半导体层的材料可以采用非晶硅(a
‑
si)。在示例性实施方式中，以叠层结构pi1/barrier1/a
‑
si/pi2/barrier2为例，其制备过程可以包括：先在玻璃载板1上涂布一层聚酰亚胺，固化成膜后形成第一柔性(pi1)层；随后在第一柔性层上沉积一层阻挡薄膜，形成覆盖第一柔性层的第一阻挡(barrier1)层；然后在第一阻挡层上沉积一层非晶硅薄膜，形成覆盖第一阻挡层的非晶硅(a
‑
si)层；然后在非晶硅层上再涂布一层聚酰亚胺，固化成膜后形成第二柔性(pi2)层；然后在第二柔性层上沉积一层阻挡薄膜，形成覆盖第二柔性层的第二阻挡(barrier2)层，完成基底的制备。
[0179]
(2)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括：在基底上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形
成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的半导体层，如图10所示。
[0180]
在示例性实施方式中，在测试区，测试单元的半导体层图案可以包括第一测试晶体管tc1的第一测试有源层11至第七测试晶体管tc7的第七测试有源层17，且第一测试有源层11至第七测试有源层17为相互连接的一体结构。
[0181]
在示例性实施例中，第一区域r1可以包括至少部分的第一测试晶体管tc1的第一测试有源层11、第二测试晶体管tc2的第二测试有源层12、第四测试晶体管tc4的第四测试有源层14和第七测试晶体管tc7的第七测试有源层17，第二区域r2可以包括至少部分的第三测试晶体管tc3的第三测试有源层13，第三区域r3可以包括至少部分的第五测试晶体管tc5的第五测试有源层15和第六测试晶体管tc6的第六测试有源层16。第一测试有源层11和第七测试有源层17设置在第一区域r1内远离第二区域r2的一侧，第二测试有源层12和第四测试有源层14设置在第一区域r1内邻近第二区域r2的一侧。
[0182]
在示例性实施例中，第一测试有源层11的形状可以呈“n”字形，第二测试有源层12的形状可以呈“7”字形，第三测试有源层13的形状可以呈“几”字形，第四测试有源层14的形状可以呈“1”字形，第五测试有源层15、第六测试有源层16和第七测试有源层17的形状可以呈“l”字形。
[0183]
在示例性实施例中，每个测试晶体管的测试有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施例中，第一测试有源层11的第一区11
‑
1同时作为第七测试有源层17的第一区17
‑
1(即第一测试有源层11的第一区11
‑
1和第七测试有源层17的第一区17
‑
1之间相互连接)，第一测试有源层11的第二区11
‑
2同时作为第二测试有源层12的第一区12
‑
1，第三测试有源层13的第一区13
‑
1同时作为第四测试有源层14的第二区14
‑
2和第五测试有源层15的第二区15
‑
2，第三测试有源层13的第二区13
‑
2同时作为第二测试有源层12的第二区12
‑
2和第六测试有源层16的第一区16
‑
1，第六测试有源层16的第二区16
‑
2同时作为第七测试有源层17的第二区17
‑
2。第四测试有源层14的第一区14
‑
1和第五测试有源层15的第一区15
‑
1单独设置。
[0184]
在示例性实施方式中，在测试区，每个第一测试晶体管tc1所在区域的第一半导体层图案可以包括第一测试有源层101，每个第二测试晶体管tc2所在区域的第一半导体层图案可以包括第二测试有源层102，每个第三测试晶体管tc3所在区域的第一半导体层图案可以包括第三测试有源层103，每个第四测试晶体管tc4所在区域的第一半导体层图案可以包括第四测试有源层104，每个第五测试晶体管tc5所在区域的第一半导体层图案可以包括第五测试有源层105，每个第六测试晶体管tc6所在区域的第一半导体层图案可以包括第六测试有源层106，每个第七测试晶体管tc7所在区域的第一半导体层图案可以包括第七测试有源层107。
[0185]
在示例性实施方式中，在测试区，第一测试有源层101的形状与显示区中每个电路单元的第一有源层的形状基本上相同，第二测试有源层102的形状与显示区中每个电路单元的第二有源层12的形状基本上相同，第三测试有源层103的形状与显示区中每个电路单元的第三有源层13的形状基本上相同，第四测试有源层104的形状与显示区中每个电路单元的第四有源层14的形状基本上相同，第五测试有源层105的形状与显示区中每个电路单元的第五有源层15的形状基本上相同，第六测试有源层106的形状与显示区中每个电路单元的第六有源层16的形状基本上相同，第七测试有源层107的形状与显示区中每个电路单
元的第七有源层17的形状基本上相同。测试区的各个测试晶体管的测试有源层可以与显示区电路单元中的有源层同时制备，即测试区的半导体层与显示区的半导体层可以同时制备。
[0186]
在示例性实施方式中，第一半导体层可以采用多晶硅(p
‑
si)，即上述晶体管可以为ltps薄膜晶体管。在示例性实施方式中，通过图案化工艺对第一半导体薄膜进行图案化，可以包括：先在第一绝缘薄膜上形成非晶硅(a
‑
si)薄膜，对非晶硅薄膜进行脱氢处理，对脱氢处理后的非晶硅薄膜进行结晶处理，形成多晶硅薄膜。随后，对多晶硅薄膜进行图案化，形成第一半导体层图案。
[0187]
(3)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图11所示，第一导电层图案至少包括：第一遮挡线21、第二遮挡线22、第三遮挡线23和第一极板24。在示例性实施方式中，第一导电层可以称为第一栅金属(gate1)层。
[0188]
在示例性实施例中，在测试区，第一遮挡线21、第二遮挡线22和第三遮挡线23分别沿第一方向x延伸。第一遮挡线21和第二遮挡线22设置在第一区域r1内，第二遮挡线22位于第一遮挡线21远离第二区域r2的一侧，第三遮挡线23设置在第三区域r3内，第一极板24设置在第二区域r2内，位于第一遮挡线21和第三遮挡线23之间。具体地，所述第一遮挡线21分别与第四测试有源层14和第二测试有源层12有交叠，所述第二遮挡线22分别与第一测试有源层11和第七测试有源层17有交叠，所述第三遮挡线23分别于第五测试有源层15和第六测试有源层16有交叠，所述第一极板24与第三测试有源层13有交叠，
[0189]
在示例性实施方式中，测试区中，第一遮挡线21的形状与显示区中每个电路单元的第一扫描信号线s1的形状基本相同，第二遮挡线22的形状与显示区中每个电路单元的第二扫描信号线s2的形状基本相同，第三遮挡线23的形状与显示区中每个电路单元的发光控制线e的形状基本相同，第一极板24与显示区中每个电路单元的存储电容的第一极板形状基本相同。测试区的第一遮挡线21、第二遮挡线22、第三遮挡线23和第一极板24可以与显示区电路单元中的第一扫描信号线、第二扫描信号线、发光控制线和存储电容的第一极板同层制备，即测试区的第一导电层与显示区的第一导电层可以同时制备。
[0190]
在示例性实施例中，第一极板24可以为矩形状，矩形状的角部可以设置倒角，第一极板24在基底上的正投影与第三测试晶体管tc3的第三测试有源层在基底上的正投影存在重叠区域。在示例性实施例中，第一极板24可作为测试存储电容的第一极并同时作为第三测试晶体管tc3的栅电极。
[0191]
在示例性实施例中，第一遮挡线21与第四测试晶体管tc4的第四测试有源层相重叠的区域作为第四测试晶体管tc4的栅电极。第一遮挡线21设置有向第二遮挡线22一侧凸起的栅极块21
‑
1，栅极块21
‑
1在基底上的正投影与第二测试晶体管tc2的第二测试有源层在基底上的正投影存在重叠区域，第一遮挡线21和栅极块21
‑
1与第二测试晶体管tc2的第二测试有源层相重叠的区域作为第二测试晶体管tc2双栅结构的栅电极。第二遮挡线22与第一测试晶体管tc1的第一测试有源层相重叠的区域作为第一测试晶体管tc1双栅结构的栅电极，第二遮挡线22与第七测试晶体管tc7的第七测试有源层相重叠的区域作为第七测
试晶体管tc7的栅电极，第三遮挡线23与第五测试晶体管tc5的第五测试有源层相重叠的区域作为第五测试晶体管tc5的栅电极，第三遮挡线23与第六测试晶体管tc6的第六测试有源层相重叠的区域作为第六测试晶体管tc6的栅电极。
[0192]
在示例性实施方式中，第一遮挡线21和第三遮挡线23可以为等宽度设计，或者可以为非等宽度设计，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容，本公开在此不做限定。
[0193]
在示例性实施例中，形成第一导电层图案后，利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第一测试晶体管tc1至第七测试晶体管tc7的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第一测试有源层至第七测试有源层的第一区和第二区均被导体化。
[0194]
(4)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，第二导电层图案至少包括：第一连接线31、第二极板32，如图12所示。在示例性实施方式中，第二导电层可以称为第二栅金属(gate2)层。
[0195]
在示例性实施例中，第一连接线31沿第一方向x延伸，设置在第一区域r1内，位于第二遮挡线22远离第二区域r2的一侧。第二极板32设置在第二区域r2内，位于第一遮挡线21和第三遮挡线23之间。所述第一连接线31配置为通过后续形成的第四过孔和第五过孔与第一测试有源层的第一区以及第七测试有源层的第一区连接。
[0196]
在示例性实施例中，第二极板32的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板32在基底上的正投影与第一极板24在基底上的正投影存在重叠区域，第一极板24和第二极板32构成测试存储电容。第二极板32上设置有开口34，开口34可以位于第二极板32的中部。开口34可以为矩形，使第二极板32形成环形结构。开口34暴露出覆盖第一极板24的第三绝缘层，且第一极板24在基底上的正投影包含开口34在基底上的正投影。在示例性实施例中，开口34配置为容置后续形成的第八过孔，第八过孔位于开口34内并暴露出第一极板24，使后续形成的第一测试晶体管tc1的第二极与第一极板24连接。
[0197]
在示例性实施例中，在显示区中，第二导电层中的第二极板还可包括极板连接线35，极板连接线设置在第一方向x上相邻子像素的第二极板之间，极板连接线35的第一端与本子像素的第二极板连接，极板连接线35的第二端沿着第一方向x或者第一方向x的反方向延伸，并与相邻子像素的第二极板连接，即极板连接线配置为使第一方向x上相邻子像素的第二极板相互连接。在示例性实施例中，通过极板连接线35，使一子像素行中的第二极板形成相互连接的一体结构，一体结构的第二极板可以复用为电源信号线，保证一子像素行中的多个第二极板具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。为了简化制备工艺，测试区中的第二极板32也可以包括极板连接线35，或者也可以不包括。
[0198]
在示例性实施方式中，测试区中，第一连接线31的形状与显示区中每个电路单元的初始信号线init的形状基本相同，第二极板32的形状与显示区中每个电路单元的存储电容的第二极板的形状基本相同。测试区的第一连接线31和第二极板32可以与显示区每个电路单元中的初始信号线和存储电容的第二极板同层制备，即测试区的第一导电层与显示区
的第一导电层可以同时制备。
[0199]
(5)形成第四绝缘层图案。在示例性实施方式中，形成第四绝缘层图案可以包括：在形成前述图案的基底上，沉积第四绝缘薄膜，通过图案化工艺对第四绝缘薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，第四绝缘层上设置有多个过孔，多个过孔至少包括：第一过孔v1、第二过孔v2、第三过孔v3、第四过孔v4、第五过孔v5、第六过孔v6、第七过孔v7、第八过孔v8、第九过孔v9、第十过孔v10、第十一过孔v11、第十二过孔v12、第十三过孔v13，如图13所示。
[0200]
在示例性实施例中，第一过孔v1位于第一区域r1，第一过孔v1内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七测试有源层的第二区的表面。第一过孔v1配置为使后续形成的第一测试引线通过该过孔与第七测试有源层连接。
[0201]
在示例性实施例中，第二过孔v2位于第一区域r1，第二过孔v2内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四测试有源层的第一区的表面。第二过孔v2配置为使后续形成的第二测试引线通过该过孔与第四测试有源层连接，第二过孔v2可称为测试数据写入孔。
[0202]
在示例性实施例中，第三过孔v3位于第一区域r1，第三过孔v3内的第四绝缘层被刻蚀掉，暴露出第一连接线31的表面。第三过孔v3配置为使后续形成的第三测试引线通过该过孔与第一连接线31连接。
[0203]
在示例性实施例中，第四过孔v4位于第一区域r1，第四过孔v4内的第四绝缘层被刻蚀掉，暴露出第一连接线31的表面。第四过孔v4配置为使后续形成的第七测试晶体管tc7的第一极(也是第一测试晶体管tc1的第一极)通过该过孔与第一连接线31连接。
[0204]
在示例性实施例中，第五过孔v5位于第一区域r1，第五过孔v5内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七测试有源层的第一区(也是第一测试有源层的第一区)的表面。第五过孔v5配置为使后续形成的第七测试晶体管tc7的第一极通过该过孔与第七测试有源层连接，以及使后续形成的第一测试晶体管tc1的第一极通过该过孔与第一测试有源层连接。
[0205]
在示例性实施例中，第六过孔v6位于第一区域r1，第六过孔v6内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第二遮挡线22的表面。第六过孔v6配置为使后续形成的第四测试引线通过该过孔与第二遮挡线22连接。
[0206]
在示例性实施例中，第七过孔v7位于第一区域r1，第七过孔v7内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一测试有源层的第二区(也是第二测试有源层的第一区)的表面。第七过孔v7配置为使后续形成的第一测试晶体管tc1的第二极通过该过孔与第一测试有源层连接，以及使后续形成的第二测试晶体管tc2的第一极通过该过孔与第二测试有源层连接。
[0207]
在示例性实施例中，第八过孔v8位于第二极板32的开口34内，第八过孔v8在基底上的正投影位于开口34在基底上的正投影的范围之内，第八过孔v8内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板24的表面。第八过孔v8配置为使后续形成的第一测试晶体管tc1的第二极与通过该过孔与第一极板24连接。
[0208]
在示例性实施例中，第九过孔v9位于第一区域r1，第九过孔v9内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一遮挡线21的表面。第九过孔v9配置为使后续形成的第六
测试引线通过该过孔与第一遮挡线21连接。
[0209]
在示例性实施例中，第十过孔v10位于第三区域r3，第十过孔v10内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第三遮挡线23的表面。第十过孔v10配置为使后续形成的第七测试引线通过该过孔与第三遮挡线23连接。
[0210]
在示例性实施例中，第十一过孔v11位于第二极板32所在区域，第十一过孔v11在基底上的正投影位于第二极板32在基底上的正投影的范围之内，第十一过孔v11内的第四绝缘层被刻蚀掉，暴露出第二极板32的表面。第十一过孔v11配置为使后续形成的第八测试引线通过该过孔与第二极板32连接。
[0211]
在示例性实施例中，第十二过孔v12位于第三区域r3，第十二过孔v12内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五测试有源层的第一区的表面。第十二过孔v12配置为使后续形成的第八测试引线通过该过孔与第五测试有源层连接。
[0212]
在示例性实施例中，第十三过孔v13位于第三区域r3，第十三过孔v13内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六测试有源层的第二区(也是第七测试有源层的第二区)的表面。第十三过孔v13配置为使后续形成的第六测试晶体管tc6的第二极通过该过孔与第六测试有源层连接，以及使后续形成的第七测试晶体管tc7的第二极通过该过孔与第七测试有源层连接。
[0213]
(6)形成第三导电层图案。在示例性实施方式中，形成第三导电层图案可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第四绝缘层上的第三导电层图案，第三导电层至少包括：第一测试引脚411
‑
第九测试引脚419，第一测试引线421
‑
第九测试引线429，以及第一测试连接电极431、第二测试连接电极432和第三测试连接电极433，如图14所示。在示例性实施方式中，第三导电层可以称为源漏金属(sd)层。
[0214]
如图14所示，在示例性实施例中，在测试区，位于引脚子区300a的多个测试引脚(410
‑
419)沿着第二方向y依次设置，且相邻的测试引脚之间具有间距。位于引线子区300b的每条测试引线主体沿着第一方向x延伸，多条测试引线(421
‑
429)沿着第二方向y依次设置，且相邻的测试引线之间具有间距。在本示例中，引脚子区300a、引线子区300b和电路子区300c沿第一方向x依次设置。在其他实施例中，引脚子区300a、引线子区300b和电路子区300c可以沿第二方向y依次设置。
[0215]
在示例性实施例中，第一测试引线421的第一端与第一测试引脚411连接，第一测试引线421的第二端通过第一过孔v1与第七测试有源层的第二区连接，使第一测试引脚411与第七测试晶体管tc7的第二极具有相同的电位。使第一测试引脚411通过第一测试引线421与第七测试晶体管tc7的第二极连接，即第一测试引脚411可以作为第七测试晶体管tc7的第二级。在本实施例中，第一测试引线421和第一测试引脚411可以为相互连接的一体结构。
[0216]
在示例性实施例中，第二测试引线422的第一端与第二测试引脚412连接，第二测试引线422的第二端通过第二过孔v2与第四测试有源层的第一区连接，使第二测试引脚412与第四测试晶体管tc4的第一极具有相同的电位。使第二测试引脚412通过第二测试引线422与第四测试晶体管tc4的第一极连接，即第二测试引脚412可以作为第四测试晶体管tc4的第一级。在本实施例中，第二测试引线422和第二测试引脚412可以为相互连接的一体结
构。
[0217]
在示例性实施例中，第三测试引线423的第一端与第三测试引脚413连接，第三测试引线423的第二端通过第三过孔v3与测试初始信号线31连接。由于测试初始信号线31通过第四过孔v4与第一测试连接电极431连接，进而测试初始信号线31通过第四过孔v4与第七测试晶体管tc7的第一极和第一测试晶体管tc1的第一极连接，即第三测试引脚423作为第一测试晶体管tc1的第一极以及第七测试晶体管tc7的第一极。在本实施例中，第三测试引线423和第三测试引脚413可以为相互连接的一体结构。
[0218]
在示例性实施例中，第四测试引线424的第一端与第四测试引脚414连接，第四测试引线424的第二端通过第六过孔v6与第二遮挡线22连接。在本实施例中，第四测试引线424和第四测试引脚414可以为相互连接的一体结构。
[0219]
在示例性实施例中，第五测试引线425的第一端与第五测试引脚415连接，第五测试引线425的第二端通过第七过孔v7与第一测试有源层的第二区(也是第二测试有源层的第一区)连接，第五测试引线425通过第七过孔v7与第二测试连接电极432连接。即第五测试引线425与第七测试晶体管tc7的第一极和第一测试晶体管tc1的第一极连接。第五测试引脚415可以作为第一测试晶体管tc1的第二极以及第二测试晶体管tc2的第一极。在本实施例中，第五测试引线425和第五测试引脚415可以为相互连接的一体结构。在示例性实施例中，所述第五测试引线425和第二测试连接电极432可以为相互连接的一体结构。
[0220]
在示例性实施例中，第六测试引线426的第一端与第六测试引脚416连接，第六测试引线426的第二端通过第九过孔v9与第一遮挡线21连接。在本实施例中，第六测试引线426和第六测试引脚416可以为相互连接的一体结构。
[0221]
在示例性实施例中，第七测试引线427的第一端与第七测试引脚417连接，第七测试引线427的第二端通过第十过孔v10与第三遮挡线23连接。在本实施例中，第七测试引线427和第七测试引脚417可以为相互连接的一体结构。
[0222]
在示例性实施例中，第八测试引线428的第一端与第八测试引脚418连接，第八测试引线428的第二端通过第十二过孔v12与第五测试有源层的第一区连接，第八测试引线428通过第十二过孔v12与第三测试连接电极433连接。即第八测试引线428与第五测试晶体管tc5的第一极连接，即第八测试引脚418作为第五测试晶体管tc5的第一极。在本实施例中，第八测试引线428和第八测试引脚418可以为相互连接的一体结构。在示例性实施例中，所述第八测试引线428和第三测试连接电极433可以为相互连接的一体结构。
[0223]
在示例性实施例中，第九测试引线429的第一端与第九测试引脚419连接，第九测试引线429的第二端通过第十三过孔v13与第六测试有源层的第二区(也是第七测试有源层的第二区)连接，使第九测试引脚419与第六测试晶体管的第二极和第七测试晶体管的第二极具有相同的电位。使第九测试引脚419通过第九测试引线429与第六测试晶体管tc16的第二极和第七测试晶体管tc17的第二极连接。即第九测试引脚419作为第六测试晶体管tc6的第二极和第七测试晶体管tc7的第二极。在本实施例中，第九测试引线429和第九测试引脚419可以为相互连接的一体结构。
[0224]
在示例性实施例中，第一测试连接电极431沿着第二方向y延伸，其第一端通过第四过孔v4与第一连接线31连接，其第二端通过第五过孔v5与第七测试晶体管tc7的第七测试有源层的第一区(也是第一测试晶体管tc1的第一测试有源层的第一区)连接，使第七测
试晶体管tc7的第一极和第一测试晶体管tc1的第一极具有与测试初始信号线31相同的电位。在示例性实施例中，第一测试连接电极431可以作为第七测试晶体管tc7的第一极和第一测试晶体管tc1的第一极。第一测试连接电极431通过测试初始信号线31与第三测试引线423的第二端连接。
[0225]
在示例性实施例中，第二测试连接电极432沿着第二方向y延伸，其第一端通过第七过孔v7与第一测试有源层的第二区(也是第二测试有源层的第一区)连接，其第二端通过第八过孔v8与第一极板24连接，使第一极板24、第一测试晶体管tc1的第二极和第二测试晶体管tc2的第一极具有相同的电位。在示例性实施例中，第二测试连接电极432可以作为第一测试晶体管tc1的第二极和第二测试晶体管tc2的第一极。第二测试连接电极432通过第七过孔v7与第五测试引线425连接，在示例性实施例中，第二测试连接电极432与第五测试引线可以为相互连接的一体结构。
[0226]
在示例性实施例中，第三测试连接电极433沿着第二方向y延伸，其第一端通过第十一过孔v11与第二极板32连接，其第二端通过第十二过孔v12与第五测试晶体管tc5的第五测试有源层连接，使第二极板32与第五测试晶体管tc5的第一极具有相同的电位。在示例性实施例中，第三连测试接电极433可以作为第五测试晶体管tc5的第一极。第三测试连接电极433通过第十二过孔v12与第八测试引线428连接，在示例性实施例中，第三测试连接电极433与第八测试引线428可以为相互连接的一体结构。
[0227]
在示例性实施方式中，在显示区，第三导电层图案至少包括：第一电源线、数据信号线以及连接电极。第一电源线沿着第二方向y延伸，第一电源线一方面与第二极板32连接，另一方面与第五有源层连接。数据信号线沿着第二方向y延伸，数据信号线与第四有源层的第一区连接，使数据信号线传输的数据信号写入第四晶体管t4。连接电极包括与第一测试连接电极431形状类似，连接关系相同的第一连接电极，与第二测试连接电极432形状类似，连接关系相同的第二连接电极。
[0228]
至此，在基底上制备完成测试单元的驱动电路层。在示例性实施方式中，在垂直于显示基板的平面内，所述驱动电路层可以包括在基底上依次设置的半导体层、第一导电层、第二导电层、第三导电层。所述半导体层包括多个测试晶体管的有源层，所述第一导电层包括多个测试晶体管的栅电极和测试存储电容的第一极板，所述第二导电层包括测试存储电容的第二极板，所述第三导电层包括多个测试引脚、多个测试引线和多个测试晶体管的第一极和第二极。
[0229]
在示例性实施方式中，驱动电路层可以包括第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层第一平坦层，第一绝缘层设置在基底与半导体层之间，第二绝缘层设置在半导体层和第一导电层之间，第三绝缘层设置在第一导电层与第二导电层之间，第四绝缘层设置在第二导电层与第三导电层之间。
[0230]
在示例性实施例中，制备完成驱动电路层后，在驱动电路层上制备发光结构层，发光结构层的制备过程可以包括如下操作。形成平坦层图案，平坦层上至少设置有阳极过孔。形成阳极图案，阳极通过阳极过孔与阳极连接电极连接。阳极像素定义层，像素定义层上设置有像素开口，像素开口暴露出阳极。采用蒸镀或喷墨打印工艺形成有机发光层，在有机发光层上形成阴极。形成封装层，封装层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装
层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。
[0231]
在示例性实施方式中，第一导电层、第二导电层、第三导电层可以采用金属材料，如银(ag)、铜(cu)、铝(al)和钼(mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(alnd)或钼铌合金(monb)，可以是单层结构，或者多层复合结构，如mo/cu/mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层可以采用硅氧化物(siox)、硅氮化物(sinx)和氮氧化硅(sion)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层可以称为缓冲(buffer)层，用于提高基底的抗水氧能力，第二绝缘层和第三绝缘层可以称为栅绝缘(gi)层，第四绝缘层可以称为层间绝缘(ild)层。
[0232]
本公开前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开显示基板可以应用于具有像素驱动电路的其它显示装置中，如量子点显示等，本公开在此不做限定。
[0233]
从以上描述的显示基板的结构以及制备过程可以看出，本公开提供的显示基板通过在边框区域形成测试电路，测试电路中测试晶体管的特性与显示区中对应的晶体管特性基本上一致，测试晶体管能够准确地反映显示区中晶体管的实际特性，不仅可以保证晶体管特性在规定的基准范围内，而且可以通过收集显示区中晶体管特性数据(例如老化数据)作为解析不良的参考。本公开示例性实施例提出测试电路布局合理，可以节省有效区域的空间。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
[0234]
本公开还提供一种显示基板的制作方法，以制作前述示例性实施例提供的显示基板。在示例性实施方式中，所述显示基板包括显示区域以及位于所述显示区域外围的边框区域，所述边框区域包括至少一个测试区，所述显示区包括多个子像素；所述制备方法可以包括：
[0235]
在所述显示区的至少一个子像素内形成至少一个像素驱动电路，在所述测试区形成至少一个测试单元，在所述边框区域形成多个测试引脚和多个测试引线；
[0236]
所述测试单元包括测试晶体管、多个测试引线和多个测试引脚，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试引脚通过所述多个测试引线与所述测试晶体管连接。
[0237]
本公开还提供了一种显示装置，包括前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
[0238]
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本技术的专利保护范围，仍须以所附的权利要求书所界定的范围为准。