存储装置的制作方法

存储装置
1.本技术享受以日本专利申请2022-044000号(申请日：2022年3月18日)和美国专利申请17/843084(申请日：2022年6月17日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
2.本发明的实施方式涉及存储装置。


背景技术：

3.已知使用了可变电阻元件来作为存储元件的存储装置。例如，已知使用了磁阻效应元件来作为可变电阻元件的磁存储装置(mram：magnetoresistive random access memory，磁阻式随机访问存储器)。


技术实现要素：

4.本发明要解决的技术问题在于，提供能够减少误读出的存储装置。
5.实施方式涉及的存储装置具备：第1存储单元；第2存储单元；第1电路，其向第1存储单元和第2存储单元供给写入电流；第1布线，其连接于第1电路；第1插塞，其将第1存储单元和第1布线电连接；以及第2插塞，其将第2存储单元和第1布线电连接。从第1电路到第1插塞为止的第1布线的长度比从第1电路到第2插塞为止的第1布线的长度短。第1插塞的电阻值比第2插塞的电阻值高。
附图说明
6.图1是表示第1实施方式涉及的存储装置的构成的框图。
7.图2是表示第1实施方式涉及的存储装置所包括的存储单元阵列的电路构成的一个例子的电路图。
8.图3是表示第1实施方式涉及的存储装置所包括的存储单元阵列的平面构造的一个例子的平面图。
9.图4是表示第1实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
10.图5是表示第1实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
11.图6是第1实施方式涉及的存储装置所包括的存储单元阵列的一部分的立体图。
12.图7是表示第1实施方式涉及的存储装置所包括的磁阻效应元件的截面构造的一个例子的剖视图。
13.图8是表示第1实施方式涉及的存储装置的制造方法的一个例子的流程图。
14.图9是表示第1实施方式涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
15.图10是表示第1实施方式涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
16.图11是表示第1实施方式涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
17.图12是表示第1实施方式涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
18.图13是表示第1实施方式涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
19.图14是表示第1实施方式涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
20.图15是表示第1实施方式的第1变形例涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
21.图16是表示第1实施方式的第2变形例涉及的存储装置的制造方法的一个例子的流程图。
22.图17是表示第1实施方式的第2变形例涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
23.图18是表示第1实施方式的第2变形例涉及的存储装置的制造工序中的截面构造的一个例子的剖视图。
24.图19是表示第1实施方式的第3变形例涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
25.图20是表示第1实施方式的第4变形例涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
26.图21是表示第2实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
27.图22是表示第2实施方式的变形例涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
28.图23是表示第3实施方式涉及的存储装置所包括的存储单元阵列的平面构造的一个例子的平面图。
29.图24是表示第3实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
30.图25是表示第3实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
31.图26是第3实施方式涉及的存储装置所包括的存储单元阵列的一部分的立体图。
32.图27是表示第4实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
33.图28是表示第5实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
34.图29是表示第5实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
35.图30是表示第6实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
36.图31是表示第6实施方式涉及的存储装置所包括的存储单元阵列的截面构造的一个例子的剖视图。
37.标号说明
38.1存储装置；10存储单元阵列；11输入输出电路；12控制电路；13译码电路；14行选择电路；15列选择电路；16电压生成电路；17写入电路；18读出电路；19写入驱动器；30半导体基板；31绝缘层；32、33a、33b、33b1～33b4导电体；34、35元件；36、37a、37b、38导电体；39铁磁性体；40非磁性体；41铁磁性体；42绝缘层；43、44抗蚀剂掩模；cp1、cp2接触插塞。
具体实施方式
39.以下，参照附图，对实施方式进行说明。此外，在以下的说明中，对于具有大致相同的功能和构成的构成要素标记同一标号。在特别区分具有同样的构成的要素彼此的情况下，有时在同一标号的末尾附加互不相同的文字或者数字。
40.1.第1实施方式
41.对第1实施方式涉及的存储装置进行说明。第1实施方式涉及的存储装置例如是使用了通过磁隧道结(mtj：magnetic tunnel junction)具有磁阻效应(magnetoresistance effect)的元件(也称为mtj元件或者magnetoresistance effect element(磁阻效应元件))来作为可变电阻元件的磁存储装置。在本实施方式和后述的实施方式以及变形例中，以使用了mtj元件来作为可变电阻元件的情况进行说明，并且，在记载上作为磁阻效应元件mtj来进行说明。
42.1.1构成
43.1.1.1存储装置的构成
44.使用图1对第1实施方式涉及的存储装置的构成进行说明。图1是表示存储装置的构成的框图。存储装置1包括存储单元阵列10、输入输出电路11、控制电路12、译码电路13、行选择电路14、列选择电路15、电压生成电路16、写入电路17以及读出电路18。
45.存储单元阵列10是非易失性存储器。存储单元阵列10包括各自与行(row)和列(column)的组相关联的多个存储单元mc。存储单元mc以非易失的方式存储数据。例如，处于同一行的存储单元mc与同一字线wl连接。处于同一列的存储单元mc与同一位线bl连接。
46.输入输出电路11是进行数据收发的电路。输入输出电路11从存储装置1的外部接收控制信号cnt、命令cmd、地址add以及数据(写入数据)dat。输入输出电路11向控制电路12发送控制信号cnt和命令cmd。输入输出电路11向译码电路13发送地址add。输入输出电路11向写入电路17发送数据(写入数据)dat。输入输出电路11从读出电路18接收数据(读出数据)dat。输入输出电路11向存储装置1的外部发送数据(读出数据)dat。
47.控制电路12是对存储装置1整体的动作进行控制的电路。控制电路12基于控制信号cnt和命令cmd，对输入输出电路11、译码电路13、行选择电路14、列选择电路15、电压生成电路16、写入电路17以及读出电路18的动作进行控制。
48.译码电路13是对地址add进行译码的电路。译码电路13从输入输出电路11接收地址add。译码电路13对地址add进行译码。译码电路13向行选择电路14和列选择电路15发送
地址add的译码结果。地址add包括行地址和列地址。
49.行选择电路14是对与存储单元阵列10的行对应的字线wl进行选择的电路。行选择电路14经由字线wl而与存储单元阵列10连接。行选择电路14从译码电路13接收地址add的译码结果(行地址)。行选择电路14基于地址add的译码结果，对与行对应的字线wl进行选择。
50.列选择电路15是对与存储单元阵列10的列对应的位线bl进行选择的电路。列选择电路15经由位线bl而与存储单元阵列10连接。列选择电路15从译码电路13接收地址add的译码结果(列地址)。列选择电路15基于地址add的译码结果，对与列对应的位线bl进行选择。
51.电压生成电路16是使用从存储装置1的外部施加的电源电压来生成用于存储单元阵列10的各种动作的电压的电路。例如，电压生成电路16生成在写入动作中使用的电压(以下也记载为“写入电压”)。电压生成电路16向写入电路17供给写入电压。另外，电压生成电路16生成在读出动作中使用的电压(以下也记载为“读出电压”)。电压生成电路16向读出电路18供给读出电压。
52.写入电路17是向存储单元mc写入数据的电路。写入电路17包括写入驱动器19。写入电路17从输入输出电路11接收写入数据dat。写入电路17被从电压生成电路16施加写入电压。写入驱动器19例如是恒流驱动器电路。写入驱动器19向行选择电路14和列选择电路15供给基于写入电压的电流(在写入动作中使用的电流。以下也记载为“写入电流”)。行选择电路14和列选择电路15经由所选择的字线wl和位线bl而向存储单元阵列10供给写入电流。
53.读出电路18是从存储单元mc读出数据的电路。读出电路18包括未图示的感测放大器。读出电路18被从电压生成电路16施加读出电压。读出电路18向列选择电路15供给读出电压。列选择电路15经由所选择的位线bl而向存储单元阵列10供给读出电压。读出电路18被从列选择电路15施加位线bl的电压。感测放大器基于位线bl的电压，推断出存储于存储单元mc的数据。读出电路18将所推断出的数据作为读出数据dat发送给输入输出电路11。
54.1.1.2存储单元阵列的电路构成
55.使用图2对存储单元阵列10的电路构成进行说明。图2是表示存储单元阵列10的电路构成的一个例子的电路图。在图2中，存储单元mc、字线wl以及位线bl由包括索引(“＜＞”)的添标进行分类来加以表示。
56.如图2所示，存储单元mc在存储单元阵列10内配置为矩阵状，与多条字线wl(wl＜0＞、wl＜1＞、
……
、wl＜m＞)中的一条和多条位线bl(bl＜0＞、bl＜1＞、
……
、bl＜n＞)中的一条的组相关联(m和n为任意的整数)。即，存储单元mc＜i，j＞(0≤i≤m、0≤j≤n)连接在字线wl＜i＞与位线bl＜j＞之间。存储单元mc＜i，j＞包括串联连接的开关元件sel＜i，j＞和磁阻效应元件mtj＜i，j＞。
57.开关元件sel具有作为选择器的功能，该选择器在对于所对应的磁阻效应元件mtj的数据写入和读出时控制向磁阻效应元件mtj的电流供给。
58.对于本实施方式中的开关元件sel，以具有两个端子的情况进行说明。开关元件sel在施加在两个端子间的电压小于某第1阈值的情况下为高电阻状态、例如电非导通状态(截止(off)状态)。当施加在两个端子间的电压上升而成为第1阈值以上时，开关元件sel成
为低电阻状态、例如电导通状态(接通(on)状态)。当施加在低电阻状态的开关元件sel的两个端子间的电压降低而成为第2阈值以下时，开关元件sel成为高电阻状态。开关元件sel关于与第1方向相反的第2方向也具有与这样的基于在第1方向上施加的电压的大小的高电阻状态与低电阻状态之间的切换功能相同的功能。即，开关元件sel是双向开关元件。通过开关元件sel的接通或者截止，能够控制向与该开关元件sel连接了的mtj元件mtj的电流供给的有无、即mtj元件mtj的选择或者非选择。
59.在本实施方式中，能够使用具有如下特性的开关元件，该特性为：在某电压下，电阻值急剧地降低，与此相伴，施加电压急剧地降低，电流增加(骤回(snapback))。
60.另外，例如也能够使用实质上由含有硅(si)、氧(o)以及选自砷(as)、磷(p)、锑(sb)、硫(s)、硒(se)以及碲(te)中的预定元素的组成物(例如含有上述预定元素的硅氧化物(siox))形成的开关元件。
61.此外，包含了“实质上”的记载(例如实质上形成)以及同类记载意味着容许实质上形成的材料(组成物)含有不希望的杂质。
62.磁阻效应元件mtj能够通过由开关元件sel控制了供给的电流，在低电阻状态与高电阻状态之间进行切换。磁阻效应元件mtj作为存储元件发挥功能，该存储元件能够通过其电阻状态的变化来写入数据，能够以非易失的方式存储、读出所被写入了的数据。
63.1.1.3存储单元阵列的构造
64.对存储单元阵列10的构造的一个例子进行说明。此外，在以下参照的附图中，x方向与字线wl的延伸方向对应，y方向与位线bl的延伸方向对应，z方向与相对于在存储装置1的形成中所使用的半导体基板的表面的铅垂方向对应。
65.(平面构造)
66.使用图3对存储单元阵列10的平面构造进行说明。图3是表示存储单元阵列10的平面构造的一个例子的平面图。图3示出存储单元阵列10内的、多个存储单元mc与行选择电路14之间的字线wl以及多个存储单元mc与列选择电路15之间的位线bl。此外，在图3中省略了字线wl＜5＞～wl＜m＞、位线bl＜5＞～bl＜n＞以及与这些线对应的多个存储单元mc。
67.此外，在此的平面构造是指如下构造(单层构造)，该构造为：如图6的构造那样，在z方向上，关于存储单元mc，能够通过一条字线wl和一条位线bl的组来选择一个存储单元mc。以后的平面构造的记载也是以同样的含义来使用的。
68.如图3所示，在存储单元阵列10中，例如存储单元mc配置在字线wl的上方。位线bl配置在存储单元mc的上方。
69.字线wl各自与行选择电路14以及在x方向上排列配置的多个存储单元mc连接。行选择电路14经由字线wl向存储单元mc供给写入电流。在以下中，将包含与字线wl＜0＞～wl＜4＞分别连接的多个存储单元mc的区域分别记载为区域r0w～r4w。区域r0w包含存储单元mc＜0，0＞～mc＜0，n＞。区域r1w包含存储单元mc＜1，0＞～mc＜1，n＞。区域r2w包含存储单元mc＜2，0＞～mc＜2，n＞。区域r3w包含存储单元mc＜3，0＞～mc＜3，n＞。区域r4w包含存储单元mc＜4，0＞～mc＜4，n＞。
70.区域r0w～r4w从列选择电路15侧开始按区域r4w、区域r3w、区域r2w、区域r1w、区域r0w的顺序排列。越是靠近列选择电路15的区域(例如区域r4w)的存储单元mc(以下也记载为“靠近列选择电路15的单元”)，存储单元mc与列选择电路15之间的位线bl的长度越短。
换言之，越是距列选择电路15远的区域(例如区域r0w)的存储单元mc(以下也记载为“距列选择电路15远的单元”)，存储单元mc与列选择电路15之间的位线bl的长度越长。因此，越是靠近列选择电路15的单元，存储单元mc与列选择电路15之间的位线bl的电阻值越低。
71.位线bl各自与列选择电路15以及在y方向上排列配置的多个存储单元mc连接。列选择电路15经由位线bl向存储单元mc供给写入电流。在以下中，将包含分别与位线bl＜0＞～bl＜4＞连接的多个存储单元mc的区域分别记载为区域r0b～r4b。区域r0b包含存储单元mc＜0，0＞～mc＜m，0＞。区域r1b包含存储单元mc＜0，1＞～mc＜m，1＞。区域r2b包含存储单元mc＜0，2＞～mc＜m，2＞。区域r3b包含存储单元mc＜0，3＞～mc＜m，3＞。区域r4b包含存储单元mc＜0，4＞～mc＜m，4＞。
72.区域r0b～r4b从行选择电路14侧开始按区域r0b、区域r1b、区域r2b、区域r3b、区域r4b的顺序排列。越是靠近行选择电路14的区域(例如区域r0b)的存储单元mc(以下也记载为“靠近行选择电路14的单元”)，存储单元mc与行选择电路14之间的字线wl的长度越短。换言之，越是距行选择电路14远的区域(例如区域r4b)的存储单元mc(以下也记载为“距行选择电路14远的单元”)，存储单元mc与行选择电路14之间的字线wl的长度越长。因此，越是靠近行选择电路14的单元，存储单元mc与行选择电路14之间的字线wl的电阻值越低。
73.(截面构造)
74.使用图4～图6，对存储单元阵列10的截面构造进行说明。图4是沿着图3的i-i线的剖视图。图5是沿着图3的ii-ii线的剖视图。图6是存储单元阵列10的一部分的立体图。此外，在图4～图6所示的例子中省略了绝缘层。
75.如图4～图6所示，存储单元阵列10设置在半导体基板30的上方。
76.在半导体基板30的上方，例如隔着绝缘层31而设置有多个导电体32。多个导电体32由导电材料构成，作为字线wl发挥功能。多个导电体32例如在y方向上排列设置，分别在x方向上延伸。此外，在图6中省略了半导体基板30和绝缘层31。
77.在一个导电体32的上表面上设置有多个接触插塞cp1(以下也称为“第1电极”、或者“上部电极”)。接触插塞cp1将存储单元mc和导电体32电连接。设置在一个导电体32的上表面上的多个接触插塞cp1例如在x方向上排列设置。
78.区域r0b的接触插塞cp1包括导电体33a。区域r1b～r4b各自的接触插塞cp1包括导电体33a和33b。导电体33a和33b由导电材料构成。导电体33b包含电阻率比导电体33a低的材料。导电体33a和33b例如可以包含碳、氮化硼(bn)、金属氧化物、金属氮化物、多晶硅(poly-si)、钨、钛、铝、铜等。例如，从这些材料中选择两种材料，在所选择的两种材料中，导电体33a包含电阻率相对高的材料(以下也记载为“高电阻材料”)。导电体33b包含电阻率相对低的材料(以下也记载为“低电阻材料”)。此外，只要导电体33a的电阻率比导电体33b的电阻率高即可，导电体33a和33b不限定于这些材料。
79.使用于导电体33a的高电阻材料和使用于导电体33b的低电阻材料例如能够如以下那样进行选择。在选择了铜和铝中的至少一种来作为低电阻材料的情况下，能够选择钨、氮化钨(wn)、钛、氮化钛(tin)、碳和多晶硅中的至少一种来作为高电阻材料。在选择了钨、氮化钨、钛和氮化钛中的至少一种来作为低电阻材料的情况下，能够选择碳和多晶硅中的至少一种来作为高电阻材料。在选择了碳来作为低电阻材料的情况下，能够选择多晶硅来作为高电阻材料。
80.区域r0b～r4b各自的接触插塞cp1的直径大体相同。此外，接触插塞cp1的截面(xy截面)的形状不限定于圆形。例如，接触插塞cp1的截面的形状既可以为椭圆形，也可以为矩形。无论接触插塞cp1的截面为何种形状，区域r0b～r4b各自的接触插塞cp1与字线wl接触的面积(接触面积)都大体相同。
81.越是设置在靠近行选择电路14的区域的接触插塞cp1，区域r1b～r4b各自的接触插塞cp1所包括的导电体33b的比率越低。越是设置在靠近行选择电路14的区域的接触插塞cp1，区域r1b～r4b各自的接触插塞cp1所包括的导电体33b的高度越低。因此，越是设置在靠近行选择电路14的区域的接触插塞cp1，接触插塞cp1的电阻值越高。
82.从行选择电路14到设置于区域r0b的接触插塞cp1为止的字线wl的长度比从行选择电路14到设置于区域r1b的接触插塞cp1为止的字线wl的长度短。从行选择电路14到设置于区域r1b的接触插塞cp1为止的字线wl的长度比从行选择电路14到设置于区域r2b的接触插塞cp1为止的字线wl的长度短。以下是同样的。
83.导电体33b设置在导电体33a上。此外，导电体33a也可以设置在导电体33b上。另外，区域r1b～r4b各自的接触插塞cp1也可以由电阻率互不相同的3个以上的导电体构成。
84.导电体33a和33b也可以包含两种以上的材料。例如，在导电体33a和33b各自包含电阻值不同的两种材料a和b的情况下，导电体33a所包含的材料a与材料b的比率、和导电体33b所包含的材料a与材料b的比率也可以不同。由此，导电体33a的电阻率和导电体33b的电阻率也可以不同。
85.在接触插塞cp1的上表面上设置有作为开关元件sel发挥功能的元件34。
86.在元件34的上表面上设置有作为磁阻效应元件mtj发挥功能的元件35。关于元件35的构成的详细，将在后面进行描述。
87.在元件35的上表面上设置有导电体36。导电体36由导电材料构成，作为对元件35进行加工时的硬掩模发挥功能。
88.在导电体36的上表面上设置有接触插塞cp2(以下也称为“第2电极”、或者“下部电极”)。接触插塞cp2经由导电体36而将存储单元mc和后述的导电体38电连接。接触插塞cp2包括导电体37a。导电体37a由导电材料构成。
89.在接触插塞cp2的上表面上设置有导电体38。多个导电体38由导电材料构成，作为位线bl发挥功能。多个导电体38例如在x方向上排列设置，各自在y方向上延伸。例如，在y方向上排列设置的多个接触插塞cp2与一个导电体38连接。
90.如图6所示，在导电体32与导电体38的交点分别设置有一个存储单元mc。
91.此外，元件34和元件35也可以不设置为相互相接。例如，元件34和元件35也可以经由导电体(未图示)而电连接。另外，使用图4～图6对元件35和导电体36设置在元件34上的情况进行了说明，但不限定于此。例如，也可以是元件34设置在元件35和导电体36上。
92.通过如上所述那样构成，存储单元阵列10具有在所对应的字线wl与位线bl之间设置有存储单元mc的构造。
93.使用图3～图6，对关于存储单元mc，能够通过一条字线wl和一条位线bl的组来对一个存储单元mc进行选择的构造(称为单层构造)的情况进行了说明，但不限定于此。例如，可以应用如具有在z方向上层叠了多个这些构造而得到的构造那样的阵列构造等的任意的阵列构造。
94.在图6中，作为一个例子的构造，以cp1、cp2的直径比mc的直径小的构成进行了说明，但不限定于本构成。即使是在cp1、cp2的直径与mc的直径大致为相同直径的构成的情况下，也能够获得同样的效果。
95.1.1.4磁阻效应元件的构造
96.使用图7对磁阻效应元件mtj的构造进行说明。图7是表示磁阻效应元件mtj的截面构造的一个例子的剖视图。
97.如图7所示，元件35(磁阻效应元件mtj)包括作为参考层rl(reference layer)发挥功能的铁磁性体39、作为隧道势垒层tb(tunnel barrier layer)发挥功能的非磁性体40以及作为存储层sl(storage layer)发挥功能的铁磁性体41。
98.磁阻效应元件mtj例如从字线wl侧朝向位线bl侧(在z轴方向上)按铁磁性体39、非磁性体40以及铁磁性体41的顺序层叠多个材料。对于磁阻效应元件mtj，例如构成磁阻效应元件mtj的磁性体的磁化方向分别朝向与膜面垂直的方向的、作为垂直磁化型的磁阻效应元件mtj发挥功能。
99.铁磁性体39具有铁磁性，在与膜面垂直的方向上具有易磁化轴方向。铁磁性体39具有朝向位线bl侧、字线wl侧中的任一方向的磁化方向。铁磁性体39例如包含钴铁硼(cofeb)或者硼化铁(feb)。铁磁性体39的磁化方向被固定，在图7的例子中，朝向与设置有非磁性体40的面相反的面。此外，“磁化方向被固定”意味着磁化方向不会根据能够使铁磁性体41的磁化方向反转的大小的电流(自旋转矩)而变化。
100.非磁性体40是非磁性的绝缘膜，例如包含氧化镁(mgo)。非磁性体40设置在铁磁性体39与铁磁性体41之间。由此，铁磁性体39、非磁性体40以及铁磁性体41构成磁隧道结(magnetic tunnel junction)。
101.铁磁性体41具有铁磁性，在与膜面垂直的方向上具有易磁化轴方向(easy axis of magnetization)。铁磁性体41具有朝向位线bl侧、字线wl侧中的任一方向的磁化方向。铁磁性体41例如包含钴铁硼(cofeb)或者硼化铁(feb)，可以具有体心立方(bcc：body-centered cubic)系的晶体结构。
102.存储装置1例如向如上所述那样构成的磁阻效应元件mtj直接流入写入电流，通过该写入电流对存储层sl和参考层rl注入自旋转矩，对存储层sl的磁化方向和参考层rl的磁化方向进行控制。这样的写入方式也被称为自旋注入写入方式。磁阻效应元件mtj能够通过存储层sl和参考层rl的磁化方向的相对关系是平行、还是反平行，来取得低电阻状态和高电阻状态中的任一状态。
103.当在磁阻效应元件mtj中沿着图7中的箭头a1的方向、即从存储层sl朝向参考层rl的方向流动某大小的写入电流iw0时，存储层sl和参考层rl的磁化方向的相对关系成为平行。在该平行状态的情况下，磁阻效应元件mtj的电阻值成为最低，磁阻效应元件mtj被设定为低电阻状态。该低电阻状态被称为“p(parallel(平行))状态”，例如被规定为数据“0”的状态。
104.另外，当在磁阻效应元件mtj中沿着图7中的箭头a2的方向、即从参考层rl朝向存储层sl的方向流动比写入电流iw0大的写入电流iw1时，存储层sl和参考层rl的磁化方向的相对关系成为反平行。在该反平行状态的情况下，磁阻效应元件mtj的电阻值成为最高，磁阻效应元件mtj被设定为高电阻状态。该高电阻状态被称为“ap(anti-parallel(反平行))
状态”，例如被规定为数据“1”的状态。
105.此外，数据“1”和数据“0”的规定方式不限定于上述的例子。例如，也可以将p状态规定为数据“1”，将ap状态规定为数据“0”。
106.1.2存储装置的制造方法
107.使用图8～图14，对第1实施方式涉及的存储装置1的制造方法进行说明。图8是表示存储装置1中的接触插塞cp1的制造方法的一个例子的流程图。图9～图14分别是表示存储装置1的制造工序中的截面构造的一个例子的剖视图。在以下中，以形成图4中的区域r0b～r2b的接触插塞cp1的情况为例来进行说明。在图9～图14中示出图4中的区域r0b～r2b的接触插塞cp1。此外，在图9～图14中，省略了半导体基板30、绝缘层31、元件34、元件35、导电体36、接触插塞cp2以及导电体38。
108.如图8所示，在接触插塞cp1的制造工序中，依次执行s100～s105的处理。以下，适当参照图8，对接触插塞cp1的制造工序的一个例子进行说明。
109.首先，如图9所示，形成贯通绝缘层42、且底面到达导电体32的导电体33a(s100)。更具体而言，首先，形成贯通绝缘层42、且底面到达导电体32的孔。孔与接触插塞cp1对应。接着，以将孔填埋的方式将导电体33a成膜。然后，通过cmp(chemical mechanical polishing，化学机械研磨)等将绝缘层42上的导电体33a除去。
110.接着，如图10所示，通过光刻等在导电体33a和绝缘层42上形成用于对区域r2b的导电体33a进行加工的抗蚀剂掩模43(s101)。抗蚀剂掩模43的开口部设置于区域r2b。因此，设置于区域r2b的导电体33a的上表面露出(没有由抗蚀剂掩模43覆盖)。设置于区域r0b和r1b的导电体33a的上表面由抗蚀剂掩模43覆盖。
111.接着，如图11所示，例如通过rie(reactive ion etching，反应离子蚀刻)对导电体33a进行加工(s102)。通过s102，区域r2b的导电体33a的上部被除去。区域r2b的导电体33a的上表面位于比绝缘层42的上表面靠下。此外，也可以通过湿式蚀刻对导电体33a进行加工。在导电体33a的加工后，将抗蚀剂掩模43剥离。
112.接着，如图12所示，通过光刻等在导电体33a和绝缘层42上形成用于对区域r2b的导电体33a和区域r1b的导电体33a进行加工的抗蚀剂掩模44(s103)。抗蚀剂掩模44的开口部设置于区域r1b和r2b。因此，设置于区域r1b和r2b的导电体33a的上表面露出(没有由抗蚀剂掩模44覆盖)。设置于区域r0b的导电体33a的上表面由抗蚀剂掩模44覆盖。
113.接着，如图13所示，例如通过rie对导电体33a进行加工(s104)。通过s104，区域r2b的导电体33a和区域r1b的导电体33a各自的上部被除去。区域r1b的导电体33a的上表面位于比绝缘层42的上表面靠下。区域r2b的导电体33a的上表面位于比区域r1b的导电体33a的上表面靠下。即，通过s102和s104，区域r2b的导电体33a比区域r1b的导电体33a被削去得深。此外，也可以通过湿式蚀刻对导电体33a进行加工。在导电体33a的加工后，将抗蚀剂掩模44剥离。
114.接着，如图14所示，在区域r2b的导电体33a和区域r1b的导电体33a上形成导电体33b(s105)。更具体而言，以将通过s102和s104除去了导电体33a后的区域填埋的方式将导电体33b成膜。然后，通过cmp等将绝缘层42上的导电体33b除去。
115.此外，一般而言，与电阻率比较低的材料相比，电阻率比较高的材料多数情况对于rie的亲和性好，因此，优选导电体33a配置在导电体33b之下。
116.在位线bl为k条的情况下(k为1以上的整数)，反复进行(k-1)次的用于改变导电体33b的比率的光刻和rie。
117.通过以上说明过的制造工序，形成接触插塞cp1。此外，以上说明过的制造工序不过是一个例子，不限定于此。例如，既可以在各制造工序之间插入其它处理，也可以省略或者合并一部分工序。另外，各制造工序也可以在可能的范围内进行调换。
118.1.3本实施方式涉及的效果
119.根据第1实施方式，能够减少误读出。以下对本效果进行说明。
120.如上述那样，越是靠近行选择电路14的单元，则存储单元mc与行选择电路14之间的字线wl的电阻值越低。设为连接于字线wl的多个接触插塞cp1的电阻值相同。在该情况下，根据从行选择电路14到接触插塞cp1为止的字线wl的长度，由从行选择电路14到存储单元mc为止的字线wl和接触插塞cp1形成的布线路径(以下也记载为“行选择电路-单元间布线路径”)的电阻值会变动。根据行选择电路-单元间布线路径的电阻值，从写入驱动器19的驱动开始到存储单元mc的元件34(开关元件sel)成为导通状态为止的时间会变动。因此，根据字线wl的长度，写入驱动器19向存储单元mc供给写入电流的时间(以下也记载为“电流供给时间”)的长度会变动。
121.越是靠近行选择电路14的单元，电流供给时间越长，越是远离行选择电路14的单元，电流供给时间越短。在电流供给时间比较短的存储单元mc、即距行选择电路14远的单元中，有时会产生因电流供给时间不够而导致的写入不良。另一方面，在电流供给时间比较长的存储单元mc、即靠近行选择电路14的单元中，有时会产生因电流供给时间成为过剩而导致的磁阻效应元件mtj的损坏不良。
122.于是，在本实施方式中，根据从行选择电路14到接触插塞cp1为止的字线wl的长度来改变接触插塞cp1的电阻值。换言之，根据行选择电路14和存储单元mc的配置，接触插塞cp1的电阻值不同。
123.更具体而言，区域r0b的接触插塞cp1包括导电体33a。区域r1b～r4b各自的接触插塞cp1包括导电体33a和电阻率比导电体33a低的导电体33b。越是设置于靠近行选择电路14的区域的接触插塞cp1，越降低接触插塞cp1所包括的导电体33b的比率。由此，越是设置于靠近行选择电路14的区域的接触插塞cp1，接触插塞cp1的电阻值越高。因此，在靠近行选择电路14的区域中，与更远的区域相比，字线wl的电阻值变低，接触插塞cp1的电阻值变高。另一方面，在距行选择电路14远的区域中，与更近的区域相比，字线wl的电阻值变高，接触插塞cp1的电阻值变低。这样，通过组合上述的字线wl的电阻值和接触插塞cp1的电阻值，能够抑制由字线wl的长度引起的行选择电路-单元间布线路径的电阻值的变动。由此，能够减少数据的误读出。
124.1.4第1变形例
125.对第1实施方式的第1变形例涉及的存储装置进行说明。在第1实施方式的第1变形例涉及的存储装置1中，接触插塞cp1所包括的导电体33b的比率的分配方法与第1实施方式不同。在以下的说明中，关于与第1实施方式同样的构成，省略说明，主要对与第1实施方式不同的构成进行说明。
126.1.4.1存储单元阵列的构造
127.存储单元阵列10的构造与第1实施方式是同样的。
128.使用图15，对存储单元阵列10的截面构造进行说明。图15是沿着图3的i-i线的剖视图。此外，在图15所示的例子中省略了绝缘层。
129.如图15所示，区域r0b～r4b各自的接触插塞cp1的直径大致相同。此外，接触插塞cp1的截面的形状不限定于圆形。无论接触插塞cp1的截面为何种形状，区域r0b～r4b各自的接触插塞cp1与字线wl接触的面积都大致相同。
130.区域r1b～r4b被分为包括相邻的两个区域r1b和r2b的组群g0、以及包括相邻的两个区域r3b和r4b的组群g1。区域r1b和r2b各自的接触插塞cp1所包括的导电体33b的比率相同。区域r3b和r4b各自的接触插塞cp1所包括的导电体33b的比率相同。区域r1b和r2b各自的接触插塞cp1所包括的导电体33b的比率比区域r3b和r4b各自的接触插塞cp1所包括的导电体33b的比率低。这样，越是靠近行选择电路14的组群的接触插塞cp1，组群g0和g1各自的接触插塞cp1所包括的导电体33b的比率越低。越是靠近行选择电路14的组群的接触插塞cp1，组群g0和g1各自的接触插塞cp1所包括的导电体33b的高度越低。因此，越是靠近行选择电路14的组群的接触插塞cp1，接触插塞cp1的电阻值越高。此外，使用图15，对各组群包括相邻的两个区域的情况进行了说明，但不限定于此。例如，各组群也可以包括相邻的3个以上的区域。另外，组群所包括的区域的个数也可以互不相同。
131.存储单元阵列10的截面构造的其它部分与第1实施方式是同样的。
132.1.4.2本变形例涉及的效果
133.根据本变形例，实现与第1实施方式同样的效果。
134.另外，根据本变形例，接触插塞cp1所包括的导电体33b的比率按各组群而不同。因此，可以不按各区域r1b～r4b改变接触插塞cp1所包括的导电体33b的比率。由此，与单独地改变接触插塞cp1所包括的导电体33b的比率的情况相比，导电体33b的比率不同的接触插塞cp1的种类减少。因此，能够减少用于改变导电体33b的比率的光刻和rie的重复次数。由此，能够削减工艺成本。
135.1.5第2变形例
136.对第1实施方式的第2变形例涉及的存储装置进行说明。在第1实施方式的第2变形例涉及的存储装置1中，接触插塞cp1所包括的导电体33a和33b的材料与第1实施方式不同。在以下的说明中，关于与第1实施方式同样的构成省略说明，主要对与第1实施方式不同的构成进行说明。
137.1.5.1存储单元阵列的构造
138.存储单元阵列10的平面构造以及截面构造与第1实施方式是同样的。
139.在图4中，导电体33a和33b例如为n型半导体或者p型半导体。导电体33a和33b例如包含硅和锗中的至少一种。导电体33a和33b包含杂质(掺杂剂)。杂质例如为硼、磷、砷、锑。导电体33b的杂质的浓度比导电体33a高。即，导电体33b的电阻率比导电体33a低。因此，越是设置在靠近行选择电路14的区域的接触插塞cp1，接触插塞cp1的电阻值越高。
140.1.5.2存储装置的制造方法
141.使用图16～图18对第1实施方式的第2变形例涉及的存储装置1的制造方法进行说明。图16是表示存储装置1中的接触插塞cp1的制造方法的一个例子的流程图。图17和图18分别是表示存储装置1的制造工序中的截面构造的一个例子的剖视图。在第1实施方式的第2变形例涉及的存储装置1中的接触插塞cp1的制造方法中，第1实施方式的图8的s102和
s104被置换为s106和s107。进一步，第1实施方式的图8的s105被废弃。s100、s101以及s103与第1实施方式是同样的。在以下中，以s106和s107为中心进行说明。
142.以下，适当参照图16对接触插塞cp1的制造工序的一个例子进行说明。
143.在s100中形成杂质的浓度比较低的导电体33a，在s101中形成抗蚀剂掩模43。然后，如图17所示，对区域r2b的导电体33a执行杂质的离子注入(s106)。由此，在区域r2b的导电体33a的上部形成杂质的浓度比导电体33a高的导电体33b。当将区域r0b～r2b各自的导电体33a的杂质的浓度分别设为浓度d10a～d12a时，浓度d10a～d12a相同。在被注入了离子之后，将抗蚀剂掩模43剥离。
144.在s103中形成抗蚀剂掩模44。然后，如图18所示，对区域r2b的导电体33a和区域r1b的导电体33a的各个执行杂质的离子注入(s107)。此时，在离子注入中使用的加速电压设为比在s106中的离子注入中使用的加速电压低。由此，离子向区域r1b的导电体33a的注入深度变为比s106中的向区域r2b的导电体33a的离子注入深度浅。其结果，在区域r2b的导电体33a和区域r1b的导电体33a各自的上部形成杂质的浓度比导电体33a高的导电体33b。当将区域r2b的导电体33b的杂质浓度设为d12b时，浓度d12b比浓度d12a高。当将区域r1b的导电体33b的杂质浓度设为d11b时，浓度d11b比浓度d11a高。此外，浓度d12b既可以与浓度d11b相同，也可以与浓度d11b不同。在被注入了离子之后，将抗蚀剂掩模44剥离。
145.通过s106和s107，越是设置于靠近行选择电路14的区域的接触插塞cp1，越能够降低接触插塞cp1所包括的导电体33b的比率。越是设置于靠近行选择电路14的区域的接触插塞cp1，越能够降低接触插塞cp1所包括的导电体33b的高度。
146.1.5.3本变形例涉及的效果
147.根据本变形例，实现与第1实施方式同样的效果。当然，也可以对本变形例的存储装置1所包括的接触插塞cp1应用第1实施方式的第1变形例。
148.1.6第3变形例
149.对第1实施方式的第3变形例涉及的存储装置进行说明。在第1实施方式的第3变形例涉及的存储装置1中，接触插塞cp1的构造与第1实施方式的第2变形例不同。在以下的说明中，关于与第1实施方式的第2变形例同样的构成省略说明，主要对与第1实施方式的第2变形例不同的构成进行说明。
150.1.6.1存储单元阵列的构造
151.存储单元阵列10的平面构造与第1实施方式的第2变形例是同样的。
152.使用图19对存储单元阵列10的截面构造进行说明。图19是沿着图3的i-i线的剖视图。此外，在图19所示的例子中省略了绝缘层。
153.如图19所示，区域r0b的接触插塞cp1包括导电体33a。区域r1b的接触插塞cp1包括导电体33b1。区域r2b的接触插塞cp1包括导电体33b2。区域r3b的接触插塞cp1包括导电体33b3。区域r4b的接触插塞cp1包括导电体33b4。导电体33a和33b1～33b4由与第1实施方式的第2变形例同样的材料构成。导电体33a和33b1～33b4例如为n型半导体或者p型半导体。导电体33a和33b1～33b4例如包含硅和锗中的至少一种。导电体33a和33b1～33b4包含杂质(掺杂剂)。杂质由与第1实施方式的第2变形例同样的材料构成。
154.区域r0b～r4b各自的接触插塞cp1的直径大致相同。此外，接触插塞cp1的截面的形状不限定于圆形。无论接触插塞cp1的截面是何种形状，区域r0b～r4b各自的接触插塞
cp1与字线wl接触的面积都大致相同。
155.当将区域r0b～r4b各自的接触插塞cp1(导电体33a和33b1～33b4)的杂质的浓度分别设为浓度d10a和d11b～d14b时，浓度d10a比浓度d11b低。浓度d11b比浓度d12b低。浓度d12b比浓度d13b低。浓度d13b比浓度d14b低。这样，越是设置于靠近行选择电路14的区域的接触插塞cp1，区域r0b～r4b各自的接触插塞cp1的杂质的浓度越低。例如能够对于区域r1b～r4b各自的接触插塞cp1(导电体33b1～33b4)，使在离子注入中所使用的加速电压为相同电压，越是设置在靠近行选择电路14的区域的接触插塞cp1，越减少离子注入量。因此，越是设置于靠近行选择电路14的区域的接触插塞cp1，接触插塞cp1的电阻值越高。
156.存储单元阵列10的截面构造的其它部分与第1实施方式的第2变形例是同样的。
157.在位线bl为k条的情况下(k为1以上的整数)，反复进行(k-1)次的用于改变杂质的浓度的离子注入。
158.1.6.2本变形例涉及的效果
159.根据本变形例，实现与第1实施方式同样的效果。
160.1.7第4变形例
161.对第1实施方式的第4变形例涉及的存储装置进行说明。在第1实施方式的第4变形例涉及的存储装置1中，接触插塞cp1的杂质浓度的分配方法与第1实施方式的第3变形例不同。在以下的说明中，关于与第1实施方式的第3变形例同样的构成省略说明，主要对与第1实施方式的第3变形例不同的构成进行说明。
162.1.7.1存储单元阵列的构造
163.存储单元阵列10的平面构造与第1实施方式的第3变形例是同样的。
164.使用图20对存储单元阵列10的截面构造进行说明。图20是沿着图3的i-i线的剖视图。此外，在图20所示的例子中省略了绝缘层。
165.如图20所示，区域r0b～r4b各自的接触插塞cp1的直径大致相同。此外，接触插塞cp1的截面的形状不限定于圆形。无论接触插塞cp1的截面是何种形状，区域r0b～r4b各自的接触插塞cp1与字线wl接触的面积都大致相同。
166.区域r1b～r4b被分为包括相邻的两个区域r1b和r2b的组群g0、以及包括相邻的两个区域r3b和r4b的组群g1。区域r1b和r2b各自的接触插塞cp1(导电体33b1和33b2)的杂质浓度d11b和d12b相同。区域r3b和r4b各自的接触插塞cp1(导电体33b3和33b4)的杂质浓度d13b和d14b相同。浓度d10a比浓度d11b以及d12b低。浓度d11b以及d12b比浓度d13b以及d14b低。这样，越是靠近行选择电路14的组群的接触插塞cp1，组群g0和g1中的接触插塞cp1的杂质浓度越低。因此，越是靠近行选择电路14的组群的接触插塞cp1，接触插塞cp1的电阻值越高。此外，使用图20对各组群包括相邻的两个区域的情况进行了说明，但不限定于此。例如，各组群也可以包括相邻的3个以上的区域。另外，组群所包括的区域的个数也可以互不相同。
167.存储单元阵列10的截面构造的其它部分与第1实施方式的第3变形例是同样的。
168.1.7.2本变形例涉及的效果
169.根据本变形例，实现与第1实施方式同样的效果。
170.另外，根据本变形例，接触插塞cp1的杂质的浓度按各组群而不同。因此，可以不按各区域r1b～r4b改变接触插塞cp1的杂质浓度。由此，与单独地改变接触插塞cp1的杂质浓
度的情况相比，杂质浓度不同的接触插塞cp1的种类减少。因此，能够减少用于改变杂质浓度的离子注入的重复次数。由此，能够削减工艺成本。
171.2.第2实施方式
172.对第2实施方式涉及的存储装置进行说明。在第2实施方式涉及的存储装置1中，接触插塞cp1的构造与第1实施方式不同。在以下的说明中，关于与第1实施方式同样的构成省略说明，主要对与第1实施方式不同的构成进行说明。
173.2.1存储单元阵列的构造
174.存储单元阵列10的平面构造与第1实施方式是同样的。
175.使用图21对存储单元阵列10的截面构造进行说明。图21是沿着图3的i-i线的剖视图。此外，在图21所示的例子中省略了绝缘层。
176.如图21所示，区域r0b～r4b各自的接触插塞cp1包括导电体33a。导电体33a由与第1实施方式同样的材料构成。
177.当将区域r0b～r4b各自的接触插塞cp1的直径分别设为直径dm0～dm4时，直径dm0比直径dm1小。直径dm1比直径dm2小。直径dm2比直径dm3小。直径dm3比直径dm4小。此外，接触插塞cp1的截面(xy截面)的形状不限定于圆形。例如，接触插塞cp1的截面的形状既可以为椭圆形，也可以为矩形。无论接触插塞cp1的截面为何种形状，越是设置于距行选择电路14近的区域的接触插塞cp1，区域r0b～r4b各自的接触插塞cp1与字线wl接触的面积越小。因此，越是设置于靠近行选择电路14的区域的接触插塞cp1，接触插塞cp1的电阻值越高。
178.从行选择电路14到设置于区域r0b的接触插塞cp1为止的字线wl的长度比从行选择电路14到设置于区域r1b的接触插塞cp1为止的字线wl的长度短。从行选择电路14到设置于区域r1b的接触插塞cp1为止的字线wl的长度比从行选择电路14到设置于区域r2b的接触插塞cp1为止的字线wl的长度短。以下是同样的。
179.存储单元阵列10的截面构造的其它部分与第1实施方式是同样的。
180.2.2本实施方式涉及的效果
181.根据第2实施方式，实现与第1实施方式同样的效果。
182.2.3变形例
183.对第2实施方式的变形例涉及的存储装置进行说明。在第2实施方式的变形例涉及的存储装置1中，接触插塞cp1的直径的分配方法与第2实施方式不同。在以下的说明中，关于与第2实施方式同样的构成省略说明，主要对与第2实施方式不同的构成进行说明。
184.2.3.1存储单元阵列的构造
185.存储单元阵列10的平面构造与第2实施方式是同样的。
186.使用图22对存储单元阵列10的截面构造进行说明。图22是沿着图3的i-i线的剖视图。此外，在图22所示的例子中省略了绝缘层。
187.如图22所示，区域r1b～r4b被分为包括相邻的两个区域r1b和r2b的组群g0、以及包括相邻的两个区域r3b和r4b的组群g1。区域r1b和r2b各自的接触插塞cp1的直径dm1和dm2相同。区域r3b和r4b各自的接触插塞cp1的直径dm3和dm4相同。直径dm0比直径dm1以及dm2小。直径dm1以及dm2比直径dm3以及dm4小。这样，越是靠近行选择电路14的组群的接触插塞cp1，组群g0和g1各自的接触插塞cp1的直径越小。此外，接触插塞cp1的截面的形状不限定于圆形。无论接触插塞cp1的截面是何种形状，越是距行选择电路14近的组群的接触插
塞cp1，组群g0和g1各自的接触插塞cp1与字线wl接触的面积越小。因此，越是靠近行选择电路14的组群的接触插塞cp1，接触插塞cp1的电阻值越高。此外，使用图22对各组群包括相邻的两个区域的情况进行了说明，但不限定于此。例如，各组群也可以包括相邻的3个以上的区域。另外，组群所包括的区域的个数也可以互不相同。
188.存储单元阵列10的截面构造的其它部分与第2实施方式是同样的。
189.2.3.2本变形例涉及的效果
190.根据本变形例，实现与第1实施方式同样的效果。
191.另外，根据本变形例，接触插塞cp1的直径按各组群而不同。对于所有的接触插塞cp1具有不同的直径的构造，存在制造工序复杂化的担忧，但根据本变形例，能消除该担忧。
192.3.第3实施方式
193.对第3实施方式涉及的存储装置进行说明。在第3实施方式涉及的存储装置1中，字线wl、接触插塞cp1以及cp2和位线bl的配置与第1实施方式不同。在以下的说明中，关于与第1实施方式同样的构成省略说明，主要对与第1实施方式不同的构成进行说明。
194.3.1存储单元阵列的构造
195.对存储单元阵列10的构造的一个例子进行说明。
196.(平面构造)
197.使用图23对存储单元阵列10的平面构造进行说明。图23是表示存储单元阵列10的平面构造的一个例子的平面图。图23示出存储单元阵列10内的、多个存储单元mc与行选择电路14之间的字线wl以及多个存储单元mc与列选择电路15之间的位线bl。此外，在图23中省略了字线wl＜5＞～wl＜m＞、位线bl＜5＞～bl＜n＞以及与这些线对应的多个存储单元mc。
198.如图23所示，在存储单元阵列10中，例如存储单元mc配置在位线bl的上方。字线wl配置在存储单元mc的上方。
199.(截面构造)
200.使用图24～图26对存储单元阵列10的截面构造进行说明。图24是沿着图23的i-i线的剖视图。图25是沿着图23的ii-ii线的剖视图。图26是存储单元阵列10的一部分的立体图。此外，在图24～图26所示的例子省略了绝缘层。
201.如图24～图26所示，在半导体基板30的上方例如隔着绝缘层31而设置有多个导电体38。多个导电体38例如在x方向上排列设置，各自在y方向上延伸。此外，在图26中省略了半导体基板30和绝缘层31。
202.在一个导电体38的上表面上设置有多个接触插塞cp2。设置在一个导电体38的上表面上的多个接触插塞cp2例如在y方向上排列设置。接触插塞cp2包括导电体37a。
203.在接触插塞cp2的上表面上设置有元件34。
204.在导电体36的上表面上设置有接触插塞cp1。区域r0b的接触插塞cp1包括导电体33a。区域r1b～r4b各自的接触插塞cp1包括导电体33a和33b。导电体33a和33b由与第1实施方式同样的材料构成。
205.区域r0b～r4b各自的接触插塞cp1的直径大致相同。此外，接触插塞cp1的截面(xy截面)的形状不限定于圆形。例如，接触插塞cp1的截面的形状既可以是椭圆形，也可以是矩形。无论接触插塞cp1的截面是何种形状，区域r0b～r4b各自的接触插塞cp1与字线wl接触
的面积都大致相同。
206.越是设置于靠近行选择电路14的区域的接触插塞cp1，区域r1b～r4b各自的接触插塞cp1所包括的导电体33b的比率越低。越是设置于靠近行选择电路14的区域的接触插塞cp1，区域r1b～r4b各自的接触插塞cp1所包括的导电体33b的高度越低。导电体33b设置在导电体33a上。此外，也可以是，导电体33a设置在导电体33b上。另外，区域r1b～r4b各自的接触插塞cp1也可以由电阻率互不相同的3个以上的导电体构成。导电体33a和33b也可以包含两种以上的材料。
207.在接触插塞cp1的上表面上设置有导电体32。多个导电体32例如在y方向上排列设置，各自在x方向上延伸。例如，在x方向上排列设置的多个接触插塞cp1与一个导电体32连接。
208.如图26所示，在导电体32与导电体38的交点分别设置有一个存储单元mc。
209.3.2本实施方式涉及的效果
210.根据第3实施方式，实现与第1实施方式同样的效果。当然，也可以对本实施方式的存储装置1所包括的接触插塞cp1应用第1实施方式的第1变形例～第4变形例。
211.4.第4实施方式
212.对第4实施方式涉及的存储装置进行说明。在第4实施方式涉及的存储装置1中，接触插塞cp1的构造与第3实施方式不同。在以下的说明中，关于与第3实施方式同样的构成省略说明，主要对与第3实施方式不同的构成进行说明。
213.4.1存储单元阵列的构造
214.存储单元阵列10的平面构造与第3实施方式是同样的。
215.使用图27对存储单元阵列10的截面构造进行说明。图27是沿着图23的i-i线的剖视图。此外，在图27所示的例子中省略了绝缘层。
216.如图27所示，区域r0b～r4b各自的接触插塞cp1包括导电体33a。导电体33a由与第2实施方式同样的材料构成。
217.直径dm0比直径dm1小。直径dm1比直径dm2小。直径dm2比直径dm3小。直径dm3比直径dm4小。此外，接触插塞cp1的截面(xy截面)的形状不限定于圆形。例如，接触插塞cp1的截面的形状既可以为椭圆形，也可以为矩形。无论接触插塞cp1的截面为何种形状，越是设置于距行选择电路14近的区域的接触插塞cp1，区域r0b～r4b各自的接触插塞cp1与字线wl接触的面积越小。
218.存储单元阵列10的截面构造的其它部分与第3实施方式是同样的。
219.4.2本实施方式涉及的效果
220.根据第4实施方式，实现与第1实施方式同样的效果。当然，也能够对本实施方式的存储装置1所包括的接触插塞cp1应用第2实施方式的变形例。
221.5.第5实施方式
222.对第5实施方式涉及的存储装置进行说明。在第5实施方式涉及的存储装置1中，接触插塞cp2的构造与第1实施方式不同。在以下的说明中，关于与第1实施方式同样的构成省略说明，主要对与第1实施方式不同的构成进行说明。
223.5.1存储单元阵列的构造
224.存储单元阵列10的平面构造与第1实施方式是同样的。
225.使用图28和图29对存储单元阵列10的截面构造进行说明。图28是沿着图3的i-i线的剖视图。图29是沿着图3的ii-ii线的剖视图。此外，在图28和图29所示的例子中省略了绝缘层。
226.如图28和图29所示，区域r4w的接触插塞cp2包括导电体37a。区域r0w～r3w各自的接触插塞cp2包括导电体37a和37b。导电体37a由与导电体33a同样的材料构成。导电体37b由与导电体33b同样的材料构成。
227.区域r0w～r4w各自的接触插塞cp2的直径大致相同。此外，接触插塞cp2的截面(xy截面)的形状不限定于圆形。例如，接触插塞cp2的截面的形状既可以是椭圆形，也可以是矩形。无论接触插塞cp2的截面为何种形状，区域r0w～r4w各自的接触插塞cp2与位线bl接触的面积都大致相同。
228.越是设置于靠近列选择电路15的区域的接触插塞cp2，区域r0w～r3w各自的接触插塞cp2所包括的导电体37b的比率越低。越是设置于靠近列选择电路15的区域的接触插塞cp2，区域r0w～r3w各自的接触插塞cp2所包括的导电体37b的高度越低。因此，越是设置于靠近列选择电路15的区域的接触插塞cp2，接触插塞cp2的电阻值越高。导电体37b设置在导电体37a上。此外，也可以是导电体37a设置在导电体37b上。另外，区域r0w～r3w各自的接触插塞cp2也可以由电阻率互不相同的3个以上的导电体构成。导电体37a和37b也可以包含两种以上的材料。
229.从列选择电路15到设置于区域r4w的接触插塞cp2为止的位线bl的长度比从列选择电路15到设置于区域r3w的接触插塞cp2为止的位线bl的长度短。从列选择电路15到设置于区域r3w的接触插塞cp2为止的位线bl的长度比从列选择电路15到设置于区域r2w的接触插塞cp2为止的位线bl的长度短。以下是同样的。
230.存储单元阵列10的截面构造的其它部分与第1实施方式是同样的。
231.5.2本实施方式涉及的效果
232.根据第5实施方式，实现与第1实施方式同样的效果。
233.另外，如在第1实施方式中描述过的那样，越是靠近列选择电路15的单元，存储单元mc与列选择电路15之间的位线bl的电阻值越低。设为连接于位线bl的多个接触插塞cp2的电阻值相同。在该情况下，根据从列选择电路15到接触插塞cp2为止的位线bl的长度，由从列选择电路15到存储单元mc为止的位线bl和接触插塞cp2形成的布线路径(以下也记载为“列选择电路-单元间布线路径”)的电阻值会变动。
234.根据本实施方式，通过组合上述的位线bl的电阻值和接触插塞cp2的电阻值，能够抑制由位线bl的长度引起的列选择电路-单元间布线路径的电阻值的变动。
235.当然，也能够对本实施方式的存储装置1所包括的接触插塞cp1和cp2应用第1实施方式的第1变形例～第4变形例和第2实施方式以及第2实施方式的变形例。
236.6.第6实施方式
237.对第6实施方式涉及的存储装置进行说明。在第6实施方式涉及的存储装置1中，接触插塞cp2的构造与第3实施方式不同。在以下的说明中，关于与第3实施方式同样的构成省略说明，主要对与第3实施方式不同的构成进行说明。
238.6.1存储单元阵列的构造
239.存储单元阵列10的平面构造与第3实施方式是同样的。
240.使用图30和图31对存储单元阵列10的截面构造进行说明。图30是沿着图23的i-i线的剖视图。图31是沿着图23的ii-ii线的剖视图。此外，在图30和图31所示的例子中省略了绝缘层。
241.如图30和图31所示，区域r4w的接触插塞cp2包括导电体37a。区域r0w～r3w各自的接触插塞cp2包括导电体37a和37b。导电体37a由与导电体33a同样的材料构成。导电体37b由与导电体33b同样的材料构成。
242.区域r0w～r4w各自的接触插塞cp2的直径大致相同。此外，接触插塞cp2的截面(xy截面)的形状不限定于圆形。例如，接触插塞cp2的截面的形状既可以为椭圆形，也可以为矩形。无论接触插塞cp2的截面为何种形状，区域r0w～r4w各自的接触插塞cp2与位线bl接触的面积都大致相同。
243.越是设置于靠近列选择电路15的区域的接触插塞cp2，区域r0w～r3w各自的接触插塞cp2所包括的导电体37b的比率越低。越是设置于靠近列选择电路15的区域的接触插塞cp2，区域r0w～r3w各自的接触插塞cp2所包括的导电体37b的高度越低。导电体37b设置在导电体37a上。此外，也可以是，导电体37a设置在导电体37b上。另外，区域r0w～r3w各自的接触插塞cp2也可以由电阻率互不相同的3个以上的导电体构成。导电体37a和37b也可以包含两种以上的材料。
244.从列选择电路15到设置于区域r4w的接触插塞cp2为止的位线bl的长度比从列选择电路15到设置于区域r3w的接触插塞cp2为止的位线bl的长度短。从列选择电路15到设置于区域r3w的接触插塞cp2为止的位线bl的长度比从列选择电路15到设置于区域r2w的接触插塞cp2为止的位线bl的长度短。以下是同样的。
245.存储单元阵列10的截面构造的其它部分与第3实施方式是同样的。
246.6.2本实施方式涉及的效果
247.根据第6实施方式，实现与第1实施方式同样的效果。另外，根据本实施方式，实现与第5实施方式同样的效果。当然，也能够对本实施方式的存储装置1所包括的接触插塞cp1以及cp2应用第1实施方式的第1变形例～第4变形例和第2实施方式以及第2实施方式的变形例。
248.7.变形例等
249.如上述那样，实施方式涉及的存储装置具备第1存储单元(mc)、第2存储单元(mc)、向第1存储单元和第2存储单元供给写入电流的第1电路(14)、与第1电路连接的第1布线(wl)、将第1存储单元和第1布线电连接的第1插塞(cp1)以及将第2存储单元和第1布线电连接的第2插塞(cp1)。从第1电路到第1插塞为止的第1布线(wl)的长度比从第1电路到第2插塞为止的第1布线(wl)的长度短。第1插塞(cp1)的电阻值比第2插塞(cp1)的电阻值高。
250.此外，实施方式并不限定于上述说明过的形态，可以进行各种变形。
251.另外，对于在上述实施方式中说明过的流程图，只要可行，能够调换其处理的顺序。
252.另外，在上述各实施方式中，主要对关于存储单元mc，能够通过一条字线wl和一条位线bl的组来选择一个存储单元mc的构造(称为单层构造)的情况进行了说明，但不限定于此。例如，可以应用如具有在z方向上层叠了多个这些构造而得到的构造那样的阵列构造等的任意的阵列构造。
253.以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围、宗旨内，同样包含在权利要求书所记载的发明及其等同的范围内。