包括耦合到静态随机存取存储器（SRAM）位单元电路和非易失性存储器（NVM）位单元电路的位线的存储器位单元电路以及存储器位单元阵列电路的制作方法

包括耦合到静态随机存取存储器(sram)位单元电路和非易失性存储器(nvm)位单元电路的位线的存储器位单元电路以及存储器位单元阵列电路
1.相关申请的交叉引用
2.本技术要求于2020年12月9日提交的题为“memory bit cell circuit including a bit line coupled to a static random-access memory(sram)bit cell circuit and a non-volatile memory(nvm)bit cell circuit and a memory bit cell array circuit”的美国临时专利申请序列号63/123,144的优先权，其通过引用整体并入本文。
3.本技术还要求于2021年8月27日提交题为“memory bit cell circuit including a bit line coupled to a static random-access memory(sram)bit cell circuit and a non-volatile memory(nvm)bit cell circuit and a memory bit cell array circuit”的美国专利申请序列号17/459,186的优先权，该申请通过引用整体并入本文。
技术领域
4.本公开的领域总体上涉及用于在移动电子设备中存储数据的存储器电路。


背景技术：

5.移动设备(诸如手持智能手机)中的集成电路(ic)执行各种各样的软件应用。音频应用和视频应用需要由ic中的一个或多个处理器处理大量数据。数据必须以高速率和极低的延迟从存储器中读取和写入到存储器，以达到应用用户的性能预期。每次数据被访问时，执行读取和写入操作的存储器电路以及实际存储数据的电路都会利用来自设备电池的能量。因此，适合在智能手机中使用的存储器单元电路占用存储器芯片的最小面积，并且能够高速和低功率操作。高速存储器单元通常利用能量来维持所存储的数据值，从而即使在手机不使用时也会耗尽电池。能够在没有电源的情况下维持所存储的数据值的存储器单元(即，非易失性存储器)可能具有有限的寿命，使得存储器单元在阈值数目的写入操作之后不能存储数据。结合了高速访问能力和在没有电源的情况下维持所存储的数据值的能力的常规存储器单元占据存储器芯片的大面积。


技术实现要素：

6.本文中公开的方面包括一种存储器位单元电路，该存储器位单元电路包括耦合到静态随机存取存储器(sram)位单元电路和非易失性存储器(nvm)位单元电路的位线。还公开了访问存储器位单元阵列电路的存储器位单元电路中的数据的方法。存储器位单元电路包括用于低访问延迟和长期可靠性的sram位单元电路，并且还包括用于在没有供电的情况下存储数据的nvm位单元电路。包括sram和nvm位单元电路以及用于访问存储在这两个电路中的数据的多个访问线(例如，字线和/或位线)的存储器位单元电路的常规阵列占据管芯的大面积。一种示例性存储器位单元电路被包括在存储器位单元阵列电路中，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，每个位单元电路具有减少
的晶体管计数以减少面积和减少功耗。sram位单元电路包括交叉耦合的真反相器和互补反相器以及耦合到位线的第一存取电路。nvm位单元电路包括通过第二存取电路耦合到位线的nvm器件，并且耦合到sram位单元电路。存储在sram位单元电路和nvm位单元电路中的数据基于位线上的电压而被访问。在一个示例中，真sram数据根据位线上的sram读取电压来确定，并且nvm位单元电路中的nvm数据根据位线上的第一nvm读取电压来确定。
7.在一个示例性方面，公开了一种存储器位单元电路，该存储器位单元电路包括位线、sram位单元电路和nvm位单元电路。sram位单元电路包括存储电路，该存储电路包括真反相器电路和互补反相器电路。真反相器电路包括真输入节点、包括真存储节点的真输出节点、耦合到电源电压轨的真功率节点，以及耦合到接地电压轨的真接地节点。互补反相器电路包括耦合到真反相器电路的真输出节点的互补输入节点、包括耦合到真反相器电路的真输入节点的互补存储节点的互补输出节点、耦合到高电压轨的互补功率节点，以及耦合到低电压轨的互补接地节点。存储电路还包括耦合到真输出节点和位线的第一存取电路。nvm位单元电路包括耦合在互补输出节点与第一节点之间的nvm器件，以及耦合到第一节点和位线的第二存取电路。
8.在另一示例性方面，公开了一种存储器位单元阵列电路，该存储器位单元阵列电路包括第一位线、第一多个存储器位单元电路和阵列存取电路。第一多个存储器位单元电路各自耦合到第一位线，并且每个存储器位单元电路包括sram位单元电路，sram位单元电路被配置为：响应于接收到电源电压而将真sram数据存储在真存储节点上并且将互补sram数据存储在互补存储节点上，sram位单元电路包括耦合到真存储节点和第一位线的第一存取电路。每个存储器位单元电路还包括被配置为存储nvm数据的nvm位单元电路，该nvm位单元电路包括耦合到sram位单元电路的互补存储节点和第一节点的nvm器件，以及耦合到第一节点和第一位线的第二存取电路。存储器位单元阵列电路还包括耦合到第一位线的阵列存取电路，并且阵列存取电路被配置为基于第一位线上的第一sram读取电压来确定存储在第一多个存储器位单元电路中的存储器位单元电路的sram位单元电路中的真sram数据，并且基于第一位线上的第一nvm读取电压来确定存储在第一多个存储器位单元电路中的存储器位单元电路的nvm位单元电路中的第一nvm数据。
9.在另一示例性方面，公开了一种访问存储器位单元阵列电路中的存储器位单元电路中存储的数据的方法。该方法包括通过阵列存取电路、基于第一位线上的电压来访问sram位单元电路中的真sram数据和nvm位单元电路中的nvm数据中的一者。
10.在另一示例性方面，公开了一种操作存储器位单元阵列电路的方法。该方法包括：响应于激活sram位单元电路中的电源电压，驱动第一电流通过第一多个存储器位单元电路中的每个存储器位单元电路的nvm位单元电路，以将nvm位单元电路设置为第一电阻状态。该方法还包括：响应于电源电压的去激活(deactivate)的指示，对于第一多个存储器位单元电路中的每个存储器位单元电路，读取sram位单元电路的真存储节点上的真sram数据，响应于确定sram位单元电路中的真sram数据对应于nvm位单元电路的第二电阻状态，驱动第二电流通过nvm位单元电路以将nvm位单元电路设置为第二电阻态，以及响应于确定sram位单元电路中的真sram数据对应于nvm位单元电路的第一电阻状态，使nvm位单元电路留在第一电阻状态，其中在第一多个存储器位单元电路中，每个存储器位单元电路包括sram位单元电路和nvm位单元电路，该sram位单元电路被配置为响应于接收到电源电压而将真
sram数据存储在真存储节点上并且将互补sram数据存储在互补存储节点上，并且该nvm位单元电路被配置为独立于sram位单元接收电源电压而存储nvm数据。
附图说明
11.图1是存储器位单元阵列电路中的、包括由多个位线和字线访问的静态随机存取存储器(sram)和非易失性存储器(nvm)位单元电路的常规存储器位单元电路的示意图；
12.图2是示例性存储器位单元阵列电路的示意图，该存储器位单元阵列电路包括示例性存储器位单元电路，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，该sram位单元电路和nvm位单元电路具有减少的晶体管计数以减少面积和减少功耗；
13.图3是用于读取存储在图2中的存储器位单元电路中的sram位单元电路中的真sram数据的读取操作中的信号的时序图；
14.图4是用于将真sram数据写入到图2中的存储器位单元电路中的sram位单元电路中的写入操作中的信号的时序图；
15.图5是用于读取图2中的存储器位单元阵列电路中的sram位单元电路的真sram数据的阵列存取电路中的半v
dd
预充电(hvp)电路的示意图；
16.图6是用于读取图2中的存储器位单元阵列电路中的nvm位单元电路的nvm数据的阵列存取电路中的钳位(clamp)电路的示意图；
17.图7是用于读取存储在图2中的存储器位单元阵列电路中的存储器位单元电路中的sram位单元电路中的真sram数据和nvm位单元电路中的nvm数据的阵列存取电路中的感测放大器电路的示意图；
18.图8是示出图2中的存储器位单元阵列电路中的真sram数据的读取操作中的阵列存取电路中的信号的时序图；
19.图9a-图9c示出了用于写入与低电阻状态相对应的nvm数据、写入与高电阻状态相对应的nvm数据，以及读取图2中的存储器位单元电路中的nvm位单元电路中的nvm数据而施加的电压和电流路径；
20.图10是示出访问图2中的存储器位单元阵列电路中的存储器位单元电路中的数据的过程的流程图；
21.图11是示例性无线通信设备的框图，该无线通信设备包括射频(rf)模块，该rf模块包括图2中的存储器位单元阵列电路；以及
22.图12是根据本文中公开的任何方面的示例性存储器位单元阵列电路的框图，该存储器位单元阵列电路包括存储器位单元电路，该存储器位单元电路具有减少的器件计数和单个位线，该单个位线用于访问sram位单元电路和nvm位单元电路两者，以减少面积和功耗，如图2所示。
具体实施方式
23.现在参考附图，描述了本公开的若干示例性方面。本文中使用“示例性”一词是指“用作示例、实例或说明”。本文中描述为“示例性的”的任何方面不一定被解释为比其他方面更优选或更有利。
24.本文中公开的方面包括一种存储器位单元电路，该存储器位单元电路包括耦合到静态随机存取存储器(sram)位单元和非易失性存储器(nvm)位单元的位线。还公开了访问存储器位单元阵列电路的存储器位单元电路中的数据的方法。存储器位单元电路包括用于低访问延迟和长期可靠性的sram位单元电路，并且还包括用于在没有供电的情况下存储数据的nvm位单元电路。包括sram和nvm位单元电路以及用于访问存储在这两个电路中的数据的多个访问线(例如，字线和/或位线)的存储器位单元电路的常规阵列占据管芯的大面积。一种示例性存储器位单元电路被包括在存储器位单元阵列电路中，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，每个位单元电路具有减少的晶体管计数以减少面积和减少功耗。sram位单元电路包括交叉耦合的真反相器和互补反相器以及耦合到位线的第一存取电路。nvm位单元电路包括通过第二存取电路耦合到位线的nvm器件，并且耦合到sram位单元电路。存储在sram位单元电路和nvm位单元电路中的数据基于位线上的电压而被访问。在一个示例中，真sram数据根据位线上的sram读取电压来确定，并且nvm位单元电路中的nvm数据根据位线上的第一nvm读取电压来确定。
25.为了更好地理解图2所示的存储器位单元阵列电路202中的示例性存储器位单元电路200及其创造性方面，首先参考图1提供对常规存储器位单元电路100的描述。存储器位单元电路100被包括在存储器位单元阵列电路102中。存储器位单元电路100包括静态随机存取存储器(sram)位单元电路104和非易失性存储器(nvm)位单元电路106。在存在提供给存储器位单元电路100的电源电压v
dd
的情况下，真数据108t作为电压v
true
而被存储在sram位单元电路104的第一节点110t中。真数据108t是当电源电压v
dd
不再被提供时可以继续存储在nvm位单元电路106中的二进制数据位。存储器位单元电路100可以用在例如移动设备中，其中sram位单元电路104的性能在软件应用和通信中是重要的，并且其中当移动设备未使用时不需要电池功率来维持所存储的数据。
26.更详细地，第一节点110t和第二节点110c是由电源电压v
dd
通过由电源信号pwr控制的开关114来供电的相应交叉耦合的反相器112t和112c的输出。反相器112t和反相器112c包括分别耦合到电源电压v
dd
的晶体管ml和mlb，并且包括分别耦合到接地电压v
ss
的晶体管md和mdb。存取电路mt由字线wl0激活，以基于由驱动器wdrv在位线bl0上提供的电压v
bl0
来将真数据108t存储在第一节点110t中。存取电路mtb也由字线wl0激活，以基于由驱动器/wdrv在位线/bl0上提供的电压v
/bl0
来将互补数据108c存储在第二节点110c中。基于通过由字线wl1和wl2控制的电源开关118p1、118p2、118n1和118n2提供的电流，真数据108t和互补数据108c作为电阻r和rb被存储到nvm器件116t和116c中。当电源电压v
dd
被关断时，电阻r和rb被维持。当电源电压被重新接通时，电阻rb与电阻r之间的差被用来将真数据108t和互补数据108c恢复到sram位单元电路104中。存储器位单元阵列电路102的位线bl0和/bl0通过全v
dd
预充电(fvp)电路120被预充电到电源电压v
dd
。随后，通过激活存取电路mt和mtb，基于真数据108t的真电压v
bl0
被提供给位线bl0，并且互补电压v
/bl0
被提供给位线/bl0。耦合到位线bl0和/bl0的感测放大器电路122比较真电压v
bl0
和互补电压v
/bl0
，并且基于真电压v
bl0
与互补电压v
/bl0
之间的电压差v
diff
来确定真数据108t。存储器位单元电路100是耦合到位线bl0和/bl0的存储器位单元阵列电路102的列124中的512个存储器位单元电路100中的一个。因此，每次数据从存储器位单元电路100中的一个中被读取时，大量的功率被消耗。
27.图2是存储器位单元阵列电路202的示意图，存储器位单元阵列电路202包括存储器位单元电路200，其中sram位单元电路204和nvm位单元电路206都由位线bla访问。与图1中的存储器位单元电路100一样，图2中的存储器位单元电路200受益于sram位单元电路204的性能和nvm位单元电路206的功率节省，但与存储器位单元电路100相比，存储器位单元电路200具有减少的器件数目、减少的面积和更低的功耗。
28.特别地，sram位单元电路204包括交叉耦合配置的真反相器电路208t和互补反相器电路208c。在这点上，真反相器电路208t包括真输入节点210t和形成真存储节点214t的真输出节点212t。互补反相器电路208c包括互补输入节点210c和互补输出节点212c，互补输入节点210c耦合到真输出节点212t，互补输出节点212c形成耦合到真输入节点210t的互补存储节点214c。在这点上，真反相器电路208t和互补反相器电路208c处于交叉耦合配置中。
29.真反相器电路208t还包括耦合到电源电压轨218的真功率节点216t和耦合到接地电压轨222的真接地节点220t。互补反相器电路208c还包括耦合到高电压轨224的互补功率节点216c和耦合到低电压轨226的互补接地节点220c。sram位单元电路204还包括耦合到真存储节点214t和位线bla的第一存取电路228。第一存取电路228对应于图1中的存取电路mt。第一存取电路228由字线wl控制。电源电压v
dd
被提供给电源电压轨218。接地电压v
ss
被提供给接地电压轨222。根据正在执行的操作，电源电压v
dd
或高于电源电压v
dd
的较高电压v
dh
被提供给高电压轨224。根据正在执行的操作，接地电压v
ss
或低于接地电压v
ss
的较低电压v
sl
被提供给低电压轨226。sram位单元电路204被配置为：响应于第一存取电路228利用提供给位线bla的sram写入电压v
sw
将位线bla耦合到真输入节点210t，将真sram数据229t存储在真存储节点214t上，并且将互补sram数据229c存储在互补存储节点214c上。真sram数据229t作为真存储节点电压v
true
被存储在真存储节点214t上。互补sram数据229c作为互补存储节点电压v
comp
被存储在互补存储节点214c上。
30.存储器位单元电路200的nvm位单元电路206包括nvm器件230，nvm器件230用以执行由图1中的两个nvm器件116t和116c实现的数据存储。nvm器件230可以包括磁性随机存取存储器(mram)器件、磁性隧道结(mtj)器件、自旋扭矩转移(stt)mram器件、电阻式随机存取存储器(rram)器件，或另一类型的双端子nvm器件230。nvm器件230耦合在互补输出节点212c与存储器位单元阵列电路202的第一节点232之间。nvm位单元电路206还包括耦合到第一节点232和位线bla的第二存取电路234。第二存取电路234响应于字线wlr而将第一节点232耦合到位线bla。
31.为了将二进制nvm数据235存储在nvm位单元电路206中，对应的互补sram数据229c首先被存储在互补存储节点214c中。nvm写入电压v
nw
被提供给第一位线，并且第二存取电路234被激活以将nvm器件230耦合到位线bla。基于nvm写入电压v
nw
和互补存储节点电压v
comp
，nvm器件230传导第一nvm电流i
nvmp
或第二nvm电流i
nvmn
。特别地，在图2中的示例中，第一nvm电流i
nvmp
在第一方向上流动，并且第二nvm电流i
nvmn
在第二方向上流动。根据耦合到第二存取电路234并耦合到互补存储节点214c的nvm器件230的取向，nvm器件230将响应于第一nvm电流i
nvmp
而达到低电阻(lr)状态或高电阻(hr)状态，并且nvm器件230v将响应于第一nvm电流i
nvmp
而达到lr状态或hr状态。因此，响应于第二存取电路234将nvm器件230耦合到位线bla，nvm器件230基于在位线bla与互补存储节点214c之间在第一方向上传导第一nvm电流invmp
或在位线bla与互补存储节点214c之间在第二方向上传导第二nvm电流i
nvmn
来存储二进制nvm数据235。
32.在图2中的示例中，真反相器电路208t包括耦合到真存储节点214t和真功率节点216t的p型晶体管236p，以及耦合到真存储节点214t和真接地节点220t的n型晶体管236n。p型晶体管236p和n型晶体管236n统称为真反相器晶体管236。在图2中的示例中，互补反相器电路208c包括耦合到互补存储节点214c和互补功率节点216c的p型晶体管238p，以及耦合到互补存储节点214c和互补接地节点220c的n型晶体管238n。真反相器电路208t的p型晶体管236p和n型晶体管236n的大小根据耦合到电源电压v
dd
和接地电压v
ss
的sram位单元电路204的功率和面积要求来确定。然而，在sram位单元电路204所需要的大小下，真反相器电路208t没有足够的容量来传导将nvm器件230置于lr状态或hr状态所需要的第一nvm电流i
nvmp
或第二nvm电流i
nvmn
。
33.在sram位单元电路204中，互补反相器电路208c必须提供第一nvm电流i
nvmp
或第二nvm电流i
nvmn
。为了避免需要将互补反相器电路208c中的p型晶体管238p和n型晶体管238n的大小增加到足以驱动第一nvm电流i
nvmp
或第二nvm电流i
nvmn
的大小，互补反相器电路208c改为耦合到高于电源电压v
dd
的较高电压v
dh
和低于接地电压v
ss
的较低电压v
sl
。以这种方式，p型晶体管238p和n型晶体管238n的栅极到源极电压被增加，以将其电流驱动能力相应地增加到足以在不增加大小的情况下传导第一nvm电流i
nvmp
或第二nvm电流i
nvmn
的水平。因此，响应于第二存取电路234将第一节点232耦合到位线bla，互补反相器电路208c被配置为传导在第一方向上的第一nvm电流i
nvmp
或在第二方向上的第二nvm电流i
nvmn
中的一者通过nvm器件230。
34.在这点上，图1的nvm位单元电路106中的电源开关118p1、118p2、118n1和118n2以及字线wl1和wl2被nvm位单元电路206中的第二存取电路234和字线wlr取代。此外，图2中的存储器位单元电路200不包括与图1中的位线/bl0相对应的第二位线或与图1中的存取电路mtb相对应的存取电路。在图2中，互补存储节点214c仅耦合到真输入节点210t和nvm器件230。
35.在另一方面，sram位单元电路204不包括像图1中的开关114那样的开关，该开关向真反相器电路208t和互补反相器电路208c提供电源电压v
dd
。因此，与图1中的存储器位单元电路100相比，存储器位单元电路200具有减少的器件数目以及更少的字线和位线，这减少了存储器位单元阵列电路202中的每个存储器位单元电路200所占据的面积。
36.继续参考图2，进一步解释存储器位单元阵列电路202与存储器位单元阵列电路102之间的其他差异。如上所述，图1中的位线bl0和位线/bl0各自耦合到存储器位单元阵列电路102的列124中的所有512个存储器位单元电路100，并且还耦合到感测放大器电路122。图1中的感测放大器电路122通过将从第一节点110t提供给位线bl0的真电压v
bl0
与从第二节点110c提供给位线/bl0的互补电压v
/bl0
进行比较，确定存储在512个存储器位单元电路100中的所选择的存储器位单元电路100的sram位单元电路104中的真数据108t。
37.由于存储器位单元电路200包括位线bla，但不包括可以用于感测差分电压的互补位线，因此需要替代方法来确定真存储节点214t的真电压v
bl0
。在图1中的每次读取访问操作中，在列124中只有一个存储器位单元电路100被访问，并且图2中的列240中的存储器位单元电路200也是如此。因此，存储器位单元阵列电路202的列240已经被划分为第一多个
(plurality)242a存储器位单元电路200和第二多个242b存储器位单元电路200，各自包括256个存储器位单元电路200。第一多个242a包括位线bla，并且第二多个242b包括位线blb。如下所述，在读取操作中，位线blb可以与位线bla进行比较，反之亦然。
38.第一多个242a存储器位单元电路200和第二多个242b存储器位单元电路200在本文中也称为第一组(bank)242a和第一组242b。第一组242a中的存储器位单元电路200耦合到位线bla，并且第二组242中的存储器位单元电路200耦合到位线blb。位线bla和blb两者都耦合到阵列存取电路246中的感测放大器电路244。阵列存取电路246在操作期间用于将sram位单元电路204的真存储节点214t中的真sram数据229t或nvm位单元电路206的二进制nvm数据235读取或写入(存储)在第一组242a和第二组242b中的任一个组中的存储器位单元电路200中的任何一个存储器位单元电路中。
39.在读取操作中被访问的存储器位单元电路200耦合到位线bla或耦合到位线blb，留下另一个位线未使用。在这点上，位线bla和blb中未使用的一个位线是可用的，并且用于为感测放大器电路244提供参考。位线bla和blb中未使用的一个位线可以耦合到第一nvm参考电路248a，以提供用于读取nvm位单元电路206的nvm参考电压v
nref
。用于读取sram位单元电路204的sram参考电压v
sref
可以在阵列存取电路246内部被生成并且被提供给感测放大器电路244。
40.如上所述，存储器位单元阵列电路202包括位线bla和位线blb。存储器位单元阵列电路202包括各自耦合到位线bla的第一多个242a存储器位单元电路200。第一多个242a存储器位单元电路200各自包括sram位单元电路204，sram位单元电路204响应于接收到电源电压v
dd
而将真sram数据229t存储在真存储节点214t上并且将互补sram数据229c存储在互补存储节点214c上。sram位单元电路204还包括耦合到真存储节点214t和位线bla的第一存取电路228。每个存储器位单元电路200还包括nvm位单元电路206，nvm位单元电路206存储二进制nvm数据235，而与sram位单元电路204是否正在接收电源电压v
dd
无关。nvm位单元电路206包括nvm器件230，nvm器件230耦合到sram位单元电路204的互补存储节点214c并且耦合到第一节点232。nvm位单元电路206还包括耦合到第一节点232和位线bla的第二存取电路234。存储器位单元阵列电路202还包括耦合到位线bla的阵列存取电路246。阵列存取电路246基于位线bla上的sram读取电压v
srd
来确定真sram数据229t。阵列存取电路246基于位线bla上的nvm读取电压v
nrd
来确定二进制nvm数据235。
41.阵列存取电路246包括感测放大器电路244，感测放大器电路244包括第一输入250a和第二输入250b。感测放大器电路244比较第一输入250a和第二输入250b上的电压。在sram位单元电路204的读取操作中，感测放大器电路244将位线bla上的sram读取电压v
srd
与sram参考电压v
sref
进行比较。sram参考电压v
sref
是由阵列存取电路246提供的电压，并且介于电源电压v
dd
与接地电压v
ss
之间。在nvm位单元电路206的读取操作中，感测放大器电路244将nvm读取电压v
nrd
与nvm参考电压v
nref
进行比较。nvm参考电压v
nref
由第一nvm参考电路248a提供给位线blb。
42.如前所述，nvm器件230(例如，mram器件)被配置为响应于第一方向上的第一nvm电流i
nvmp
而具有第一电阻状态并且响应于第二方向上的第二nvm电流i
nvmn
而具有第二电阻状态。第一电阻状态是lr状态或hr状态中的一种，并且第二电阻状态是lr状态和hr状态中的另一种。第一nvm参考电路248a包括耦合到位线blb和接地电压节点254的第一hr nvm器件
252a，以及耦合到位线bl和接地电压节点254的lr nvm器件256a。第一hr nvm器件252a处于hr状态，并且lr nvm器件256a处于lr状态。写入控制开关258l和258h将第一hr nvm器件252a和lr nvm器件256a耦合到接地电压节点254。
43.第二nvm参考电路248b包括耦合到位线bla并且耦合到接地电压节点254的第二hr nvm器件252b，以及耦合到位线bla并且耦合到接地电压节点254的第二lr nvm器件256b。第二nvm参考电路248b耦合到位线bla，以在位线bla上将nvm参考电压v
nref
提供给感测放大器电路244，以用于存储器位单元阵列电路202中的第二多个242b存储器位单元电路200中的存储器位单元电路200中的二进制nvm数据235的读取操作。阵列存取电路246将耦合到感测放大器电路244的第二输入250b的位线blb上的nvm读取电压v
nrd
与耦合到第一输入250a的位线bla上的nvm参考电压v
nref
进行比较。
44.阵列存取电路246用于读取和写入操作两者。阵列存取电路246中的感测放大器电路244用于sram位单元电路204和nvm位单元电路206两者的读取操作。除感测放大器电路244外，阵列存取电路246还包括钳位电路260和半v
dd
预充电(hvp)电路262。钳位电路260用于nvm位单元电路206的读取操作，并且hvp电路262用于sram位单元电路204的读取操作。阵列存取电路246包括输入选择器264a和264b，以将感测放大器电路244的第一输入250a和第二输入250b耦合到钳位电路260或hvp电路262。阵列存取电路246还包括位线选择器266a和266b，以将钳位电路260耦合到位线bla或位线blb。位线选择器266a响应于信号mtj_read_up而将节点dl_mtj耦合到位线bla，并且位线选择器266b响应于信号mtj_read_dwn而将节点/dl_mtj耦合到位线blb。阵列存取电路246还包括位线选择器268a和268b，以将hvp电路262耦合到位线bla或位线blb。位线选择器268a响应于信号mtj_read_up而将节点dl_sram耦合到位线bla，并且位线选择器266b响应于信号mtj_read_dwn而将节点/dl_sram耦合到位线blb。根据读取操作是针对(be directed to)第一组242a和第二组242中的一者中的存储器位单元电路200中的sram位单元电路204还是nvm位单元电路206，钳位电路260和hvp电路262中一次只有一者耦合到位线bla和位线blb。
45.在第一多个242a存储器位单元电路200中的存储器位单元电路200中的sram位单元电路204的读取操作中，hvp电路262将位线bla耦合到感测放大器电路244的第一输入250a并且将sram参考电压v
sref
耦合到感测放大器电路244的第二输入250b。在第一多个242a存储器位单元电路200中的存储器位单元电路200中的nvm位单元电路206的读取操作中，钳位电路260将位线bla耦合到感测放大器电路244的第一输入250a并且将位线blb耦合到感测放大器电路244的第二输入250b。
46.阵列存取电路246还包括写入驱动器270a和270b，以将sram写入电压v
sw
或nvm写入电压v
nw
分别驱动到位线bla和blb上。换言之，第一写入驱动器270a耦合到位线bla并且将真sram数据229t写入到第一多个242a存储器位单元电路200中的存储器位单元电路200的sram位单元电路204中。第二写入驱动器270b耦合到位线blb并且将真sram数据229t写入到第二多个242b存储器位单元电路200中的存储器位单元电路200的sram位单元电路204中。
47.存储器位单元阵列电路202的其他细节在用于访问sram位单元电路204和nvm位单元电路206的读取和写入操作的描述的上下文中讨论。
48.示出sram位单元电路204的读取操作的时序图如图3所示，并且参考图2进行描述。时序图指示存储器位单元阵列电路202中的控制信号的电压电平。特别地，字线wl控制图2
中的第一存取电路228，并且电源信号yl激活到第一多个242a存储器位单元电路200的电源电压v
dd
。示出了耦合到互补反相器电路208c的高电压轨224和低电压轨226。在图3中，读取操作开始于电源信号yl，电源信号yl将电源电压v
dd
激活到真反相器电路208t。对于该操作，高电压轨224从电源电压v
dd
增加到较高电压v
dh
，并且低电压轨226从接地电压v
ss
减少到较低电压v
sl
。较高电压v
dh
可以在比电源电压v
dd
高25％到40％的范围内，并且较低电压v
sl
可以在比接地电压v
ss
低25％到40％的范围内。位线bla利用sram参考电压v
sref
被预充电，sram参考电压v
sref
是电源电压的一半v
dd
/2(即，电源电压v
dd
的一半)。sram参考电压v
sref
通过hvp电路262被提供给位线bla。由于只有位线bla被预充电，而位线blb未被预充电，因此与图1中的常规存储器位单元阵列电路102相比，功耗降低。
49.回到图2，当字线wl激活第一存取电路228时，位线bla从sram参考电压v
sref
上升到电源电压v
dd
，或者下降到接地电压v
ss
，以指示sram读取电压v
srd
。阵列存取电路246通过将位线bla上的sram读取电压v
srd
与由hvp电路262提供给感测放大器电路244的sram参考电压v
sref
进行比较，确定真sram数据229t。通过将较高电压v
dh
和较低电压v
sl
提供给互补反相器电路208c，互补输出节点212c将更强的偏置提供给p型晶体管236p和n型晶体管236n，以允许位线bla从sram参考电压v
sref
快速放电，或者快速上升到电源电压v
dd
，以指示二进制“1”或“0”。当位线bla达到电源电压v
dd
或接地电压v
ss
时，高电压轨224返回到电源电压v
dd
，并且低电压轨226返回到接地电压v
ss
。
50.示出sram位单元电路204的写入操作的时序图如图4所示，并且进一步参考图2进行描述。在电源信号yl激活电源电压v
dd
之后，位线bla被预充电到sram参考电压v
sref
，并且字线wl激活第一存取电路228。图2中的写入驱动器270a(图2中270a)向位线bla提供sram写入电压v
sw
，以开始从sram参考电压v
sref
升高或降低位线bla。高电压轨224上的电源电压v
dd
被升高到较高电压v
dh
，并且低电压轨226上的接地电压v
ss
被降低到较低电压v
sl
，以增加p型晶体管236p和n型晶体管236n上的偏置，从而减少将位线bla转变到用于二进制“1”或“0”的期望sram写入电压v
sw
的时间。
51.再次参考图2，读取nvm位单元电路206的二进制nvm数据235需要使小的读取电流i
rd
通过nvm器件230，以确定nvm器件220是处于lr状态还是hr状态。为此，与高电压(即，电源电压v
dd
)相对应的真sram数据229t被写入到真存储节点214t中，该真存储节点214t将互补存储节点214c和nvm器件230耦合到被提供有接地电压v
ss
的低电压轨226。然后，存储器位单元电路200中的nvm位单元电路206的读取操作采用钳位电路260，将nvm读取预充电电压v
pre
(未示出)提供给位线bla和blb。字线wlr激活第二存取电路234，以将预充电位线bla耦合到nvm器件230。位线bla上的nvm读取电压v
nrd
取决于nvm器件230是处于hr状态还是lr状态。nvm参考电压v
nref
通过第一nvm参考电路248a在位线blb上生成。nvm参考电压v
nref
与第一hr nvm器件252a的电阻rh加上lr nvm器件256a的电阻rl成比例(例如，(rl rh)/2)。如果nvm位单元电路206中的nvm器件230处于lr状态，则nvm读取电压v
nrd
低于nvm参考电压v
nref
，而如果nvm位单元电路206中的nvm器件230处于hr状态，则nvm读取电压v
nrd
高于nvm参考电压v
nref
。因此，通过比较位线bla上的nvm读取电压v
nrd
和位线blb上的nvm参考电压v
nref
，感测放大器电路244确定二进制nvm数据235。
52.写入nvm位单元电路206的二进制nvm数据235需要使第一nvm电流i
nvmp
在第一方向上通过nvm器件230以使nvm器件230处于hr状态，并且使第二nvm电流i
nvmn
在第二方向上通
过nvm器件230以使nvm器件230处于lr状态。如前所述，互补反相器电路208c耦合在高电压轨224与低电压轨226之间，高电压轨224和低电压轨226被提供有较高电压v
dh
和较低电压v
sl
，这向p型晶体管238p和n型晶体管238n提供较高偏置电压(例如，栅极到源极电压)。
53.为了写入与lr状态相对应的二进制nvm数据235，真存储节点214t用与接地电压v
ss
相对应的真sram数据229t被写入，以将互补存储节点214c耦合到高电压轨224。写入驱动器270a将接地电压v
ss
提供给位线bla。字线wlr激活第二存取电路234以将nvm器件230耦合在高电压轨224上的较高电压v
dh
与位线bla上的接地电压v
ss
之间。在此，二进制nvm数据235的值可以对应于lr状态或hr状态，这取决于编程实践。例如，lr状态可以对应二进制“0”或二进制“1”中的一个，并且hr状态可以对应于二进制“1”或二进制“0”中的另一个。
54.为了写入与hr状态相对应的二进制nvm数据235，真存储节点214t用与电源电压v
dd
相对应的真sram数据229t被写入，以将互补存储节点214c耦合到低电压轨226。写入驱动器270a将电源电压v
dd
提供给位线bla，并且字线wlr激活第二存取电路234，以将nvm器件230耦合在低电压轨226上的较低电压v
sl
与位线bla上的电源电压v
dd
之间。类似地，写入驱动器270b耦合到位线blb。
55.参考图5-图8中的示意性电路图，讨论了hvp电路262、钳位电路260和感测放大器电路244的细节。
56.图5中的hvp电路262参考图2中的电路来描述。hvp电路262包括晶体管502、504和506，晶体管502、504和506响应于通过对栅极节点pre进行预充电而被激活，向节点dl_sram和节点/dl_sram提供一半电源电压v
dd
/2(即，电源电压v
dd
的一半)。节点dl_sram通过图2中的输入选择器264a耦合到位线bla，并且节点/dl_sram通过输入选择器264b耦合到位线blb。
57.图6中的钳位电路260参考图2中的电路来描述。钳位电路260包括耦合到电压源节点604的上部晶体管602p，该电压源节点604被提供电压v
dd
/2，该电压v
dd
/2是小于电源电压v
dd
的中间电压。上部晶体管602p还耦合到节点sa_inout，节点sa_inout耦合到感测放大器电路244的第一输入250a(通过位线选择器266a)。钳位电路260包括耦合到电压源节点604的上部晶体管606p和耦合到感测放大器电路244的第二输入250b的节点/sa_inout(通过位线选择器266b)。钳位电路260包括耦合到节点sa_inout和节点dl_mtj的下部晶体管602n。钳位电路260包括耦合到节点/sa_inout和节点/dl_mtj的下部晶体管606n。节点sa_inout和/sa_inout分别耦合到输入选择器264a和264b，以在感测放大器电路244的第一输入250a和第二输入250b上进行比较。节点dl_mtj和/dl_mtj分别通过位线选择器266a和266b耦合到位线bla和blb。
58.为了在位线bla和blb上生成nvm读取预充电电压v
pre
(未示出)，下部晶体管602n和606n以模拟方式被部分地激活，以降低节点sa_inout和/sa_inout处的电压，这又部分地激活上部晶体管602p和606p。上部晶体管602p和606p的大小相对于下部晶体管602n和606n来确定，以在节点dl_mtj和/dl_mtj上产生期望的nvm读取预充电电压v
pre
。nvm读取预充电电压v
pre
是电源电压v
dd
的20％至35％的范围内的低电压电平，以在nvm器件230中感应小的读取电流i
rd
。
59.参考图7，示出了感测放大器电路244的示意性电路图，并且参考图2中的电路来描述。感测放大器电路244包括具有耦合到第一输入250a的第一输入节点706a和耦合到第二
输入250b的第二输入节点706b的交叉耦合的反相器702和704。感测放大器电路244是检测并且放大输入节点706a与706b之间的差的差分放大器。最初，功率节点708p和708n被设置为一半的电源电压v
dd
/2。输入节点706a与706b之间的任何电压差随着提供给功率节点708p的电压增加到电源电压v
dd
，以及提供给功率节点708n的电压降低到接地电压v
ss
而被放大。
60.sram读取操作中感测放大器电路244的操作如图8中的时序图所示，并且参考图2、图5和图7来描述。当hvp电路262的栅极节点pre在时间t0到时间t1之间被放电到接地电压v
ss
时，hvp电路262中的节点dl_sram和/dl_sram被去耦合。从时间t1到时间t2，字线wl激活第一存取电路228以将真存储节点214t耦合到位线bla。位线bla耦合到hvp电路262的节点dl_sram，该hvp电路262进一步通过节点sa_inout耦合到感测放大器电路244的第一输入节点706a。耦合到节点/sa_inout的第二输入节点706b继续被提供一半的电源电压v
dd
/2。将真存储节点214t耦合到位线bla导致位线bla通过时间t2缓慢地增加或减少电压。在时间t3，随着功率节点708p上的电压增加到电源电压v
dd
并且功率节点708n上的电压降低到接地电压v
ss
，如上所述，第一输入节点706a与第二输入节点706b之间的电压差被快速放大，直到时间t4。在时间t5，当栅极节点pre再次被预充电并且字线wl去激活第一存取电路228时，输入节点706a和706b以及功率节点708p和708n返回到先前的值(在时间t6)。
61.图9a-图9c示出了用于读取和写入nvm器件230中的二进制nvm数据235的电流路径。图9a-图9c中的nvm器件230包括钉扎层(pinned layer)pl和自由层fl，钉扎层pl和自由层fl具有在lr状态下彼此平行取向或在hr状态下彼此反平行取向的磁化。图9a示出了用于写入与nvm器件230中的lr状态相对应的二进制nvm数据235的电流路径中所施加的电压和组件。接地电压v
ss
被提供给位线bla。第二存取电路234响应于字线wlr而将位线bla耦合到第一节点232。sram位单元电路204的真存储节点214t是通过写入与接地电压v
ss
相对应的真sram数据229t来准备的，该接地电压v
ss
激活p型晶体管238p，将互补存储节点214c耦合到高电压轨224。较高电压v
dh
被提供给高电压轨224。因此，为了在从高电压到低电压的方向上写入电流i
wr
，电流路径包括p型晶体管238p、nvm器件230、第二存取电路234和位线bla。如果真sram数据229t的值是与接地电压v
ss
相关联的二进制值，则真sram数据229t对应于接地电压v
ss
。例如，接地电压v
ss
可以对应于二进制“0”或二进制“1”中的一个，并且电源电压v
dd
可以对应于二进制“0”和二进制“1”中的另一个。
62.图9b示出了用于写入与nvm器件230中的hr状态相对应的二进制nvm数据235的电流路径中所施加的电压和组件。电源电压v
dd
被提供给位线bla。第二存取电路234响应于字线wlr而将位线bla耦合到第一节点232。sram位单元电路204的真存储节点214t是通过写入与电源电压v
dd
相对应的真sram数据229t来准备的，该电源电压v
dd
激活n型晶体管238n，将互补存储节点214c耦合到低电压轨226。较低电压v
sl
被提供给低电压轨226。因此，为了将nvm器件230写入hr状态，从高电压到低电压的方向上的电流i
wr
的路径包括位线bla、第二存取电路234、nvm器件230n和n型晶体管238n。
63.图9c示出了用于读取nvm器件230中的二进制nvm数据235的电流路径中所施加的电压和组件。nvm读取预充电电压v
pre
被提供给位线bla。第二存取电路234响应于字线wlr而将位线bla耦合到第一节点232。sram位单元电路204的真存储节点214t是通过写入与电源电压v
dd
相对应的真sram数据229t来准备的，该电源电压v
dd
激活n型晶体管238n，将互补存储节点214c耦合到低电压轨226。接地电压v
ss
被提供给低电压轨226。因此，用于读取nvm器
件230的小的读取电流i
rd
的电流路径在从高电压到低电压的方向上包括位线bla、第二存取电路234、nvm器件230n和n型晶体管238n。
64.将存储器位单元电路200与nvm位单元电路206一起使用的一个限制因素是有限的使用寿命。诸如mram器件或mtj器件等nvm器件230在阈值数目的写入操作之后不能可靠地存储数据(即，获取并且维持hr状态和lr状态)。因此，可应用于存储器位单元阵列电路202的一种方法是，在初始上电时，所有nvm器件被写入到lr状态。响应于电源被关断的指示，真sram数据229t被读取，并且如果真sram数据229t对应于nvm器件230中的hr状态，则nvm器件220被写入到hr状态。如果真sram数据229t对应于lr状态，则nvm器件230不被写入以延长存储器位单元电路200的使用寿命。
65.图10是一种方法1000的流程图，该方法1000用于访问存储器位单元阵列电路202中的存储器位单元电路200中存储的数据，包括真sram数据229t或二进制nvm数据235，该存储器位单元阵列电路202包括各自耦合到位线bla的第一多个242a存储器位单元电路200，以及耦合到位线bla的阵列存取电路246。在该方法中，每个存储器位单元电路200包括sram位单元电路204，sram位单元电路204响应于接收到电源电压v
dd
而将真sram数据229t存储在真存储节点214t上并且将互补sram数据229c存储在互补存储节点214c上。每个存储器位单元电路200还包括存储二进制nvm数据235的nvm位单元电路206。该方法包括：通过阵列存取电路246，访问sram位单元电路204中的真sram数据229t和nvm位单元电路206中的二进制nvm数据235中的一者(框1002)。
66.在第一示例中，访问存储器位单元电路200中存储的数据还可以包括：在sram写入操作中，基于位线bla上的sram写入电压v
sw
，将真sram数据229t存储在存储器位单元电路200的sram位单元电路204的真存储节点214t上(框1004)，并且将互补sram数据229c存储在存储器位单元电路200的sram位单元电路204的互补存储节点214c中(框1006)。
67.在第二选项中，访问存储器位单元电路200中存储的数据还可以包括：在sram读取操作中，基于sram读取电压v
srd
，确定存储在存储器位单元电路200的sram位单元电路204的真存储节点214t上的真sram数据229t(框1008)。
68.在第三示例中，访问存储器位单元电路200中存储的数据还可以包括：在nvm写入操作中，基于位线bla上的nvm写入电压v
nw
，将二进制nvm数据235存储在nvm位单元电路206中(框1010)。
69.在第四示例中，访问存储器位单元电路200中存储的数据还可以包括：在nvm读取操作中，基于位线bla上的nvm读取电压v
nrd
，确定存储在存储器位单元电路200的nvm位单元电路206中的二进制nvm数据235(框1012)。
70.图11示出了包括由一个或多个集成电路(ic)1102形成的射频(rf)组件的示例性无线通信设备1100，其中ic 1102中的任何一个ic可以包括根据本文中公开的任何方面的、被包括在存储器位单元阵列电路中的示例性存储器位单元电路，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，该sram位单元电路和nvm位单元电路具有减少的晶体管计数以减少面积和减少功耗，如图2所示。例如，无线通信设备1100可以包括任何上述设备或设置在其中。如图11所示，无线通信设备1100包括收发器1104和数据处理器1106。数据处理器1106可以包括用于存储数据和程序代码的存储器。收发器1104包括支持双向通信的发射器1108和接收器1110。通常，无线通信设备1100可以包括用于任何数目
的通信系统和频带的任何数目的发射器1108和/或接收器1110。收发器1104的全部或一部分可以在一个或多个模拟ic、rf ic、混合信号ic等上实现。
71.发射器1108或接收器1110可以用超外差架构或直接转换架构来实现。在超外差架构中，信号在多个级中在rf与基带之间进行频率转换，例如，在一个级中从rf转换到中频(if)，然后在另一级中从if转换到基带。在直接转换架构中，信号在一个级中在rf与基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图11中的无线通信设备1100中，发射器1108和接收器1110采用直接转换架构来实现。
72.在发射路径中，数据处理器1106处理要发射的数据，并且向发射器1108提供i和q模拟输出信号。在示例性无线通信设备1100中，数据处理器1106包括数模转换器(dac)1112(1)、1112(2)，以将由数据处理器1106生成的数字信号转换为i和q模拟输出信号，例如i和q输出电流，以供进一步处理。
73.在发射器1108内，低通滤波器1114(1)、1114(2)分别对i和q模拟输出信号进行滤波，以去除由先前的数模转换引起的不期望信号。放大器(amp)1116(1)、1116(2)分别放大来自低通滤波器1114(1)和1114(2)的信号，并且提供i和q基带信号。上变频器1118通过混频器1120(1)、1120(2)利用来自tx lo信号发生器1122的i和q发射(tx)本地振荡器(lo)信号对i和q基带信号进行上变频，以提供上变频信号1124。滤波器1126对上变频信号1124进行滤波，以去除由上变频引起的不期望信号以及接收频带中的噪声。功率放大器(pa)1128放大来自滤波器1126的上变频信号1124以获取期望的输出功率水平，并且提供传输rf信号。传输rf信号被路由通过双工器或开关1130，并且经由天线1132进行发射。
74.在接收路径中，天线1132接收由基站传输的信号，并且提供所接收的rf信号，该rf信号被路由通过双工器或开关1130并且被提供给低噪声放大器(lna)1134。双工器或开关1130被设计为以特定接收(rx)到tx双工器频率分离来操作，使得rx信号与tx信号隔离。所接收的rf信号由lna 1134放大并且由滤波器1136滤波，以获取期望的rf输入信号。下变频混频器1138(1)、1138(2)将滤波器1136的输出与来自rx lo信号发生器1140的i和q rx lo信号(即，lo_i和lo_q)混频，以生成i和q基带信号。i和q基带信号由amp 1142(1)、1142(2)放大，并且由低通滤波器1144(1)、1144(2)进一步滤波，以获取i和q模拟输入信号，这些信号被提供给数据处理器1106。在该示例中，数据处理器1106包括模数转换器(adc)1146(1)、1146(2)，以将模拟输入信号转换为要由数据处理器1106进一步处理的数字信号。
75.在图11的无线通信设备1100中，tx lo信号发生器1122生成用于上变频的i和q tx lo信号，而rx lo信号发生器1140生成用于下变频的i或q rx lo信号。每个lo信号都是具有特定基频的周期性信号。tx锁相环(pll)电路1148从数据处理器1106接收定时信息，并且生成用于调节来自tx lo信号发生器1122的tx lo信号的频率和/或相位的控制信号。类似地，rx pll电路1150从数据处理器1106接收定时信息，并且生成用于调节来自rx lo信号发生器1140的rx lo信号的频率和/或相位的控制信号。
76.无线通信设备1100可以设置在或集成到任何基于处理器的设备中，无线通信设备1100各自包括根据本文中公开的任何方面的、被包括在存储器位单元阵列电路中的示例性存储器位单元电路，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，该sram位单元电路和nvm位单元电路具有减少的晶体管计数以减少面积和减少功耗，如图2所示。示例(但不限于)包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单
元、移动位置数据单元、全球定位系统(gps)设备、移动电话、蜂窝电话、智能电话、会话发起协议(sip)电话、平板电脑、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(pda)、显示器、计算机显示器、电视、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频盘(dvd)播放器、便携式数字视频播放器、汽车、车辆组件和商用无人机。
77.在这点上，图12示出了基于处理器的系统1200的示例，该系统1200包括根据本文中公开的任何方面的、被包括在存储器位单元阵列电路中的示例性存储器位单元电路，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，该sram位单元电路和nvm位单元电路具有减少的晶体管计数以减少面积和减少功耗，如图2所示。在该示例中，基于处理器的系统1200包括一个或多个中央处理器单元(cpu)1202，cpu 1202也可以称为cpu或处理器核，cpu 1202各自包括一个或多个处理器1204。(一个或多个)cpu 1202可以具有耦合到(一个或多个)处理器1204的高速缓冲存储器1206，以快速访问临时存储的数据。例如，(一个或多个)处理器1204可以包括根据本文中公开的任何方面的、被包括在存储器位单元阵列电路中的示例性存储器位单元电路，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，该sram位单元电路和nvm位单元电路具有减少的晶体管计数以减少面积和减少功耗，如图2所示。(一个或多个)cpu 1202耦合到系统总线1208，并且可以与被包括在基于处理器的系统1200中的主设备和从设备相互耦合。众所周知，(一个或多个)cpu 1202通过在系统总线1208之上交换地址、控制和数据信息来与这些其他设备通信。例如，(一个或多个)cpu 1202可以将总线事务请求传送到作为从设备的示例的存储器控制器1210。尽管图12中未示出，但可以提供多个系统总线1208，其中每个系统总线1204构成不同织构(fabric)。
78.其他主设备和从设备可以连接到系统总线1208。如图12所示，例如，这些设备可以包括存储器系统1212(其包括存储器控制器1210和一个或多个存储器阵列1214)、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220和一个或多个显示器控制器1222。存储器系统1212、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220和一个或多个显示器控制器1222中的每者可以包括根据本文中公开的任何方面的、被包括在存储器位单元阵列电路中的示例性存储器位单元电路，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，该sram位单元电路和nvm位单元电路具有减少的晶体管计数以减少面积和减少功耗，如图2所示。(一个或多个)输入设备1216可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(一个或多个)输出设备1218可以包括任何种类的输出设备，包括但不限于音频、视频、其他视觉指示符等。(一个或多个)网络接口设备1220可以是被配置为允许与网络1224之间的数据交换的任何设备。网络1224可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(lan)、无线局域网(wlan)、广域网(wan)、bluetooth
tm
(蓝牙)网络和互联网。(一个或多个)网络接口设备1220可以被配置为支持期望的任何类型的通信协议。
79.(一个或多个)cpu 1202还可以被配置为通过系统总线1208访问(一个或多个)显示器控制器1222，以控制发送给一个或多个显示器1226的信息。(一个或多个)显示器控制
器1222经由一个或多个视频处理器1228将信息发送给(一个或多个)显示器1226以进行显示，视频处理器1228将要显示的信息处理成适合于(一个或多个)显示器1226的格式。(一个或多个)显示器1226可以包括任何类型的显示器，包括但不限于阴极射线管(crt)、液晶显示器(lcd)、等离子体显示器、发光二极管(led)显示器等。(一个或多个)显示器控制器1222、(一个或多个)显示器1226和/或(一个或多个)视频处理器1228可以包括根据本文中公开的任何方面的、被包括在存储器位单元阵列电路中的示例性存储器位单元电路，该存储器位单元电路包括耦合到sram位单元电路和nvm位单元电路的位线，该sram位单元电路和nvm位单元电路具有减少的晶体管计数以减少面积和减少功耗，如图2所示。
80.本领域技术人员将进一步认识到，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以被实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或这两者的组合。例如，本文中描述的主设备和从设备可以用于任何电路、硬件组件、ic或ic芯片。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经大体上就其功能性描述了各种说明性组件、块、模块、电路和步骤。这样的功能如何实现取决于特定应用、设计选择和/或施加在整个系统上的设计约束。熟练的技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决策不应当被解释为导致偏离本公开的范围。
81.结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如，dsp和微处理器的组合、多个微处理器、与dsp核相结合的一个或多个微处理器、或任何其他这样的配置)。
82.本文中公开的各方面可以体现在硬件和存储在硬件中的指令中，并且可以驻留在例如随机存取存储器(ram)、闪存存储器、只读存储器(rom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、寄存器、硬盘、可移动盘、cd-rom、或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息并且向存储介质写入信息。在替代方案中，存储介质可以与处理器成一体。处理器和存储介质可以驻留在asic中。asic可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。
83.还应当注意，本文中的任何示例性方面中描述的操作步骤都是为了提供示例和讨论。所描述的操作可以以不同于所示序列的很多不同序列来执行。此外，在单个操作步骤中描述的操作实际上可以在多个不同步骤中执行。此外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中所示的操作步骤可以进行很多不同修改，这对于本领域的技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同科技和技术中的任何一种科技和技术来表示。例如，在整个以上描述中提到的数据、指令、命令、信息、信号、比特、符号和芯片可以通过电压、电流、电磁波、磁场或粒子、光场或粒子、或其任何组合来表示。
84.提供本公开的先前描述是为了使得本领域技术人员能够制作或使用本公开。对本领域技术人员来说，对本公开的各种修改将是很清楚的，并且本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在局限于本文中描述的示例和设计，而是应当被给予与本文中公开的原理和新颖特征一致的最宽范围。
85.在以下编号条款中描述了实现示例：
86.1.一种存储器位单元电路，包括：
87.位线；
88.静态随机存取存储器(sram)位单元电路，包括：
89.存储电路，包括：
90.真反相器电路，包括：
91.真输入节点；
92.真输出节点，包括真存储节点；
93.真功率节点，被耦合到电源电压轨；以及
94.真接地节点，被耦合到接地电压轨；以及
95.互补反相器电路，包括：
96.互补输入节点，被耦合到所述真反相器电路的所述真输出节点；
97.互补输出节点，包括耦合到所述真反相器电路的所述真输入节点的互补存储节点；
98.互补功率节点，被耦合到高电压轨；以及
99.互补接地节点，被耦合到低电压轨；以及
100.第一存取电路，被耦合到所述真输出节点和所述位线；以及
101.非易失性存储器(nvm)位单元电路，包括：
102.nvm器件，被耦合在所述互补输出节点与第一节点之间；以及
103.第二存取电路，被耦合到所述第一节点和所述位线。
104.2.根据条款1所述的存储器位单元电路，其中所述sram位单元电路被配置为：响应于所述第一存取电路将所述位线耦合到所述真输出节点并且sram写入电压被提供给所述位线，将真sram数据存储在所述真输出节点上并且将互补sram数据存储在所述互补输出节点上。
105.3.根据条款1或2所述的存储器位单元电路，其中所述nvm器件是磁性随机存取存储器(mram)器件，所述mram器件被配置为：响应于所述第二存取电路将所述第一节点耦合到所述位线，基于在所述位线与所述互补存储节点之间在第一方向上传导第一电流或在所述位线与所述互补存储节点之间在第二方向上传导第二电流，存储第一二进制nvm数据。
106.4.根据条款3所述的存储器位单元电路，其中：
107.所述电源电压轨被配置为接收电源电压；
108.所述接地电压轨被配置为接收接地电压；
109.所述高电压轨被配置为接收比所述电源电压高的电压；
110.所述低电压轨被配置为接收比所述接地电压低的电压；并且
111.响应于所述第二存取电路将所述第一节点耦合到所述位线，所述互补反相器电路被配置为传导所述第一方向上的所述第一电流和所述第二方向上的所述第二电流中的一
者通过所述nvm器件。
112.5.一种存储器位单元阵列电路，包括：
113.第一位线；
114.第一多个存储器位单元电路，各自耦合到所述第一位线，每个存储器位单元电路包括：
115.静态随机存取存储器(sram)位单元电路，被配置为响应于接收到电源电压而将真sram数据存储在真存储节点上并且将互补sram数据存储在互补存储节点上，所述sram位单元电路包括耦合到所述真存储节点和所述第一位线的第一存取电路；以及
116.非易失性存储器(nvm)位单元电路，被配置为存储nvm数据，所述nvm位单元电路包括：
117.nvm器件，被耦合到所述sram位单元电路的所述互补存储节点以及第一节点；以及
118.第二存取电路，被耦合到所述第一节点和所述第一位线；以及
119.阵列存取电路，被耦合到所述第一位线，所述阵列存取电路被配置为：
120.基于所述第一位线上的第一sram读取电压，确定存储在所述第一多个存储器位单元电路中的存储器位单元电路的所述sram位单元电路中的所述真sram数据；以及
121.基于所述第一位线上的第一nvm读取电压，确定存储在所述第一多个存储器位单元电路中的所述存储器位单元电路的所述nvm位单元电路中的第一nvm数据。
122.6.根据条款5所述的存储器位单元阵列电路，所述阵列存取电路还包括耦合到所述第一位线的感测放大器电路，其中：
123.所述感测放大器电路被配置为将所述第一位线上的所述第一sram读取电压与sram参考电压进行比较，所述sram参考电压是介于所述电源电压与接地电压之间的电压；并且
124.所述感测放大器电路还被配置为将所述第一位线上的所述第一nvm读取电压与nvm参考电压进行比较。
125.7.根据条款6所述的存储器位单元阵列电路，其中：
126.所述nvm器件被配置为：响应于第一电流而包括高电阻状态，并且响应于第二电流而包括低电阻状态；并且
127.所述存储器位单元电路还包括被配置为提供所述nvm参考电压的nvm参考电路，所述nvm参考电路耦合到第二位线并且包括：
128.第一高电阻(hr)nvm器件，被耦合到所述第二位线和接地电压节点，并且被配置为包括所述高电阻状态；以及
129.第一低电阻(lr)nvm器件，被耦合在所述第二位线与所述接地电压节点之间，并且被配置为包括所述低电阻状态。
130.8.根据条款7所述的存储器位单元阵列电路，所述阵列存取电路还包括：
131.所述感测放大器电路，包括第一输入和第二输入；
132.钳位电路，被配置为：响应于所述第一多个存储器位单元电路中的所述存储器位单元电路中的所述nvm位单元电路的读取操作，将所述第一位线耦合到所述感测放大器电路的所述第一输入，并且将所述第二位线耦合到所述感测放大器电路的所述第二输入；以及
133.半v
dd
预充电(hvp)电路，被配置为：响应于所述第一多个存储器位单元电路中的所述存储器位单元电路中的所述sram位单元电路的读取操作，将所述第一位线耦合到所述感测放大器电路的所述第一输入，并且将所述sram参考电压耦合到所述感测放大器电路的所述第二输入。
134.9.根据条款8所述的存储器位单元阵列电路，还包括：
135.第二多个存储器位单元电路，被耦合到所述第二位线；以及
136.第二nvm参考电路，被配置为在所述第一位线上提供所述nvm参考电压；
137.其中所述阵列存取电路还被配置为确定存储在所述第二多个存储器位单元电路中的一个存储器位单元电路中的第二nvm数据。
138.10.根据条款9所述的存储器位单元阵列电路，其中：
139.所述第二nvm参考电路包括：
140.第二hr nvm器件，被耦合到所述第一位线和所述接地电压节点，所述第二hr nvm器件被配置为包括所述高电阻状态；以及
141.第二lr nvm器件，被耦合到所述第一位线和所述接地电压节点，所述第二lr nvm器件被配置为包括所述低电阻状态。
142.11.根据条款9或10所述的存储器位单元阵列电路，其中被配置为确定存储在所述第二多个存储器位单元电路中的一个存储器位单元电路中的第二真sram数据的所述阵列存取电路还被配置为:将所述感测放大器电路的所述第二输入上的第二sram读取电压与所述感测放大器电路的所述第一输入上的所述sram参考电压进行比较。
143.12.根据条款9至11中任一项所述的存储器位单元阵列电路，所述阵列存取电路还包括：
144.第一写入驱动器，被耦合到所述第一位线；以及
145.第二写入驱动器，被耦合到所述第二位线；
146.其中：
147.所述第一写入驱动器被配置为将第一真sram数据写入到所述第一多个存储器位单元电路中的所述存储器位单元电路的所述sram位单元电路中；并且
148.所述第二写入驱动器被配置为将第二真sram数据写入到所述第二多个存储器位单元电路中的所述一个存储器位单元电路的sram位单元电路中。
149.13.根据条款5至12中任一项所述的存储器位单元阵列电路，被集成到射频(rf)前端模块中。
150.14.根据条款5至12中任一项所述的存储器位单元阵列电路，被集成到选自由以下各项组合的组的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(gps)设备；移动电话；蜂窝电话；智能电话；会话发起协议(sip)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(pda)；显示器；计算机显示器；电视；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频盘(dvd)播放器；便携式数字视频播放器；汽车；车辆组件；以及商用无人机。
151.15.一种访问存储器位单元阵列电路中的存储器位单元电路中存储的数据的方法，包括：
152.通过阵列存取电路，基于第一位线上的电压，访问静态随机存取存储器(sram)位单元电路中的真sram数据和非易失性存储器(nvm)位单元电路中的nvm数据中的一者。
153.16.根据条款15所述的方法，其中所述存储器位单元阵列电路包括：
154.第一多个存储器位单元电路，各自耦合到所述第一位线，每个存储器位单元电路包括：
155.sram位单元电路，被配置为：响应于接收到电源电压，将真sram数据存储在真存储节点上，并且将互补sram数据存储在互补存储节点上；以及
156.nvm位单元电路，被配置为存储nvm数据；以及
157.所述阵列存取电路被耦合到所述第一位线。
158.17.根据条款16所述的方法，其中访问所述sram位单元电路中的所述真sram数据和所述nvm位单元电路中的所述nvm数据中的所述一者还包括：在sram写入操作中，基于所述第一位线上的sram写入数据电压，将所述真sram数据存储在所述存储器位单元电路的所述sram位单元电路的所述真存储节点上，并且将所述互补sram数据存储在所述存储器位单元电路的所述sram位单元电路的所述互补存储节点上。
159.18.根据条款17所述的方法，其中：
160.所述阵列存取电路还包括耦合到所述第一位线的第一写入驱动器；以及
161.将所述真sram数据存储在所述存储器位单元电路的所述sram位单元电路的所述真存储节点上还包括：通过所述第一写入驱动器，向所述第一位线提供所述sram写入数据电压。
162.19.根据条款16至18中任一项所述的方法，其中访问所述存储器位单元电路中存储的数据还包括：在sram读取操作中，基于所述第一位线上的第一sram读取电压，确定存储在所述存储器位单元电路的所述sram位单元电路的所述真存储节点上的所述真sram数据。
163.20.根据条款19所述的方法，其中：
164.所述阵列存取电路还包括：
165.感测放大器电路，包括第一输入和第二输入；以及
166.半v
dd
预充电(hvp)电路，将所述第一位线耦合到所述感测放大器电路的所述第一输入，并且将sram参考电压提供给所述感测放大器电路的所述第二输入；以及
167.确定存储在所述存储器位单元电路的所述sram位单元电路的所述真存储节点上的所述真sram数据还包括：
168.通过所述hvp电路，将所述第一位线预充电到所述电源电压的一半；
169.激活第一存取电路，以将所述sram位单元电路的所述真存储节点耦合到所述第一位线，从而将与所述真sram数据相对应的所述第一sram读取电压提供给所述第一位线；以及
170.通过所述感测放大器电路，将所述感测放大器电路的所述第一输入上的所述第一sram读取电压与所述感测放大器电路的所述第二输入上的所述sram参考电压进行比较。
171.21.根据条款16至20中任一项所述的方法，其中在nvm写入操作中访问所述sram位单元电路中的所述真sram数据和所述nvm位单元电路中的所述nvm数据中的所述一者还包括：基于所述第一位线上的第一nvm写入电压，将所述nvm数据存储在所述存储器位单元电路的所述nvm位单元电路中。
172.22.根据条款21所述的方法，其中：
173.所述阵列存取电路还包括耦合到所述第一位线的第一写入驱动器；
174.所述sram位单元电路还包括真反相器电路，所述真反相器电路与包括所述互补存储节点的互补反相器电路交叉耦合的；
175.所述nvm位单元电路还包括：
176.nvm器件，被耦合到所述sram位单元电路的所述互补存储节点以及第一节点；以及
177.第二存取电路，被耦合到所述第一节点和所述第一位线；以及
178.将所述nvm数据存储在所述nvm位单元电路中还包括：
179.将所述电源电压和接地电压提供给所述真反相器电路；
180.将比所述电源电压高的较高电压和比所述接地电压低的较低电压提供给所述互补反相器电路；
181.通过所述第一写入驱动器，将所述第一nvm写入电压提供给所述第一位线；以及
182.激活所述第二存取电路，以将所述第一位线耦合到所述第一节点。
183.23.根据条款22所述的方法，其中将所述nvm数据存储在所述nvm位单元电路中还包括：将与所述nvm数据相对应的所述互补sram数据存储在所述sram位单元电路的所述互补存储节点上。
184.24.根据条款16至23中任一项所述的方法，其中访问所述sram位单元电路中的所述真sram数据和所述nvm位单元电路中的所述nvm数据中的所述一者还包括：响应于nvm读取操作，基于所述第一位线上的第一nvm读取电压，确定存储在所述存储器位单元电路的所述nvm位单元电路中的所述nvm数据。
185.25.根据条款24所述的方法，其中确定存储在所述nvm位单元电路中的所述nvm数据还包括：将所述第一位线上的所述第一nvm读取电压与第一参考电压进行比较。
186.26.根据条款16至25中任一项所述的方法，其中：
187.所述存储器位单元阵列电路还包括：
188.第二位线，被耦合到所述阵列存取电路；以及
189.nvm参考电路，被耦合到所述第二位线，所述nvm参考电路被配置为提供nvm参考电压；
190.所述nvm位单元电路还包括：
191.nvm器件，被耦合到所述sram位单元电路的所述互补存储节点以及第一节点；以及
192.存取电路，被耦合到所述第一节点和所述第一位线；
193.所述阵列存取电路还包括：
194.感测放大器电路，包括第一输入和第二输入；以及
195.钳位电路，被耦合到所述第一位线、所述第二位线、所述感测放大器电路的所述第一输入和所述感测放大器电路的所述第二输入；以及
196.确定存储在所述nvm位单元电路中的所述nvm数据包括：
197.通过所述钳位电路，将小于所述电源电压的中间电压提供给所述第一位线；
198.通过所述钳位电路，将所述第二位线上的所述中间电压提供给所述nvm参考电路以生成所述nvm参考电压；
199.激活所述存取电路，以将所述nvm器件耦合到所述第一位线以将基于所述nvm数据
的第一nvm读取电压提供给所述第一位线；
200.通过所述钳位电路，将所述第一位线耦合到所述感测放大器电路的所述第一输入，并且将所述第二位线耦合到所述感测放大器电路的所述第二输入；以及
201.通过所述感测放大器电路，将所述第一输入上的所述第一nvm读取电压与所述第二输入上的所述nvm参考电压进行比较。
202.27.一种操作存储器位单元阵列电路的方法，包括：
203.响应于激活静态随机存取存储器(sram)位单元电路中的电源电压，驱动第一电流通过第一多个存储器位单元电路中的每个存储器位单元电路的非易失性存储器(nvm)位单元电路，以将所述nvm位单元电路设置为第一电阻状态；以及
204.响应于所述电源电压的去激活的指示：
205.对于所述第一多个存储器位单元电路中的每个存储器位单元电路：
206.读取所述sram位单元电路的真存储节点上的真sram数据；
207.响应于确定所述sram位单元电路中的所述真sram数据对应于所述nvm位单元电路的第二电阻状态，驱动第二电流通过所述nvm位单元电路，以将所述nvm位单元电路设置为所述第二电阻态；以及
208.响应于确定所述sram位单元电路中的所述真sram数据对应于所述nvm位单元电路的所述第一电阻状态，使所述nvm位单元电路留在所述第一电阻状态，其中
209.在所述第一多个存储器位单元电路中，每个存储器位单元电路包括：
210.所述sram位单元电路，被配置为：响应于接收到所述电源电压，将所述真sram数据存储在所述真存储节点上，并且将互补sram数据存储在互补存储节点上；并且
211.所述nvm位单元电路被配置为独立于所述sram位单元电路接收所述电源电压而存储nvm数据。