具有列多路复用器的突发模式存储器的制作方法

具有列多路复用器的突发模式存储器
1.相关申请的交叉引用
2.本技术要求2020年12月22日提交的美国专利申请号17/131172的优先权和权益，其全部内容通过引用并入于此。
技术领域
3.本技术涉及存储器，并且更具体地涉及具有列多路复用器的突发模式存储器。


背景技术：

4.突发模式静态随机存取存储器(sram)不会跨一组列来多路复用每个感测放大器，这是因为每个列在突发模式读取操作之前需要锁存位判决。由于突发模式sram中的每个列具有其自己的锁存数据位的感测放大器，因此在突发模式读取操作期间，通常通过列多路复用器对一组列多路复用来自感测放大器的数据位。列多路复用器根据列地址从列中进行选择，并且将数据位驱动到输出数据锁存器。要执行该选择，通常不仅需要解码的列地址位，还需要解码的列地址位的补码。这么多地址信号的切换会消耗功率，并且还需要列多路复用器中的对应数目的晶体管。此外，输出数据锁存器通常是时钟控制的，使得需要延迟的时钟信号来提供足够的保持时间，但代价是较慢的操作速度。


技术实现要素：

5.根据本公开的第一方面，提供了一种突发模式存储器，包括：多个列，每个列包括感测放大器，感测放大器被配置为感测用以驱动列的位判决节点和补码位判决节点的位判决；具有真实输入节点和补码输入节点的输出数据锁存器；以及具有多对传输晶体管的列多路复用器，每对传输晶体管包括耦合在相应列的位判决节点与真实输入节点之间的第一传输晶体管，并且每对传输晶体管包括耦合在相应列的补码位判决节点与补码输入节点之间的第二传输晶体管。
6.根据本公开的第二方面，提供了一种用于突发模式存储器的方法，包括：在对多个列的随机读取操作期间，将位信号和补码位信号锁存在每个列中的感测放大器中；在随机读取操作之后的、对列中的第一列的第一突发模式读取操作期间，将第一对传输晶体管导通，以将来自列中的第一列的位信号传输到输出数据锁存器的真实输入节点，并且将来自列中的第一列的补码位信号传输到输出数据锁存器的补码输入节点；以及响应于第一对传输晶体管的接通，将来自列中的第一列的位信号锁存在输出数据锁存器中。
7.根据本公开的第三方面，提供了一种突发模式存储器，包括：第一列，具有被配置为感测第一位信号和第一补码位信号的第一感测放大器；第二列，具有被配置为感测第二位信号和第二补码位信号的第二感测放大器；输出数据锁存器，具有真实输入节点和补码输入节点；以及列多路复用器，包括第一对传输晶体管，第一对传输晶体管被配置为：响应于第一解码列地址信号的断言，将第一位信号传输到真实输入节点，并且将第一补码位信号传输到补码输入节点，并且列多路复用器包括第二对传输晶体管，第二对传输晶体管被
配置为：响应于第二解码列地址信号的断言，将第二位信号传输到真实输入节点，并且将第二补码位信号传输到补码输入节点。
8.通过以下详细描述可以更好地理解这些和附加的优点。
附图说明
9.图1图示了根据本公开的一个方面的包括列多路复用器和输出数据锁存器的突发模式存储器。
10.图2是根据本公开的一个方面的列多路复用器和输出数据锁存器的电路图。
11.图3是根据本公开的一个方面的多存储体突发模式存储器中的列多路复用器和输出数据锁存器的电路图。
12.图4是根据本公开的一个方面的突发模式存储器的操作方法的流程图。
13.图5图示了各自包含根据本公开的一个方面的突发模式存储器的一些示例电子系统。
14.通过参考下面的详细描述，可以最好地理解本公开的实施例及其优点。应当理解，相同的附图标记用于标识附图中的一个或多个附图中图示的相同元件。
具体实施方式
15.为突发模式sram提供了一种改进的列多路复用器。该列多路复用器对解码列地址进行响应，而不需要补码解码列地址信号。此外，列多路复用器驱动异步输出数据锁存器，因此不需要延迟的时钟信号来改进输出数据锁存的保持时间。列多路复用器可以被实现在任何适当的突发模式sram中，但是本文结合列多路复用器公开了特别有利的突发模式sram。通过考虑常规的突发模式读取操作，可以更好地理解这种有利的突发模式sram的操作。
16.在突发模式读取操作之前，发生对特定行的正常模式(随机)读取操作。由于每个列具有锁存感测放大器，因此每个感测放大器将来自读取操作的位判决锁存到在被存取的行与感测放大器的列的交叉处的位单元。该随机读取操作消耗可观数量的功率，这些功率与被存取的行的字线的断言、每个列中预充电位线的放电以及每个感测放大器内的锁存有关。但是如果在没有对该行进行任何中间写入操作的情况下对相同行再次发生读取操作，则与随机读取操作相比，该读取操作可以是突发模式读取操作。在突发模式读取操作中，字线未被断言，也未对任何位线进行放电，因此没有与断言字线或对任何位线进行放电有关的功率消耗。此外，由于每个感测放大器已经锁存了位判决，因此与正常模式读取操作相比，感测放大器消耗少得多的功率。在突发模式读取操作期间，列多路复用器只需要根据解码列地址信号从感测放大器中进行选择，并且从对应的感测放大器取回位判决。
17.尽管任何适当的突发模式sram都可以与所公开的列多路复用器集成，但以下讨论将针对有利地降低功耗并且简化感测放大器设计的电荷传递突发模式sram。与任何常规sram一样，在电荷传递突发模式sram中的随机读取操作期间，列的位线对的位线电压差不是全轨，而是等于电源电压的一小部分。常规的sram感测放大器需要增益来将该部分位线电压差放大为等于电源电压或接地的“全轨”位判决。常规的sram感测放大器因此相对庞大，使得列间距必须对应地较大以容纳具有其自己的感测放大器的每个列。本文公开的电
荷传递突发模式存储器使得每个列能够具有紧凑的感测放大器，诸如由一对交叉耦合的逻辑门(例如，一对交叉耦合的与非门)实现的置位-复位触发器。
18.在随机读取操作之前，列的位线对被预充电到存储器电源电压。然后，时钟信号触发自定时时钟电路，以将行中的被寻址行的字线断言。被断言的字线将行的位单元中的存取晶体管接通，以便被寻址行中的位单元可以影响对应位线对的预充电状态。取决于被寻址位单元的二进制内容，每个位线对中的位线中的一条位线将被放电到略低于存储器电源电压，而每个位线对中的第二位线保持被充电至存储器电源电压。
19.每个列具有其自己的感测放大器，当字线电压被断言时，该感测放大器基于跨列的位线对形成的电压差来锁存位判决。列可以被布置成多路复用列的组。每组多路复用列的包括列多路复用器，列多路复用器从该组的感测放大器中进行选择，以驱动输出数据锁存器。由列多路复用器进行的选择取决于列地址。每个感测放大器包括感测放大器节点对，以用于在随机读取操作的感测使能时段期间耦合到列的位线。感测放大器节点在随机读取操作之前被预充电，尽管与将位线预充电到电源电压相比，该预充电可以是对地放电。随机读取操作以列多路复用器从被寻址的列/感测放大器选择位判决、使得位判决可以被锁存在输出数据锁存器中结束。
20.连续的读取操作是另一个随机读取操作还是突发模式读取操作，部分取决于用于连续的读取操作的地址是否指向相同行。注意，在随机读取操作期间，被寻址的一组多路复用列中的每个感测放大器锁存位判决。如果相同行如在先前随机读取操作中被寻址一样被寻址，只要没有出现针对相同行的中间写入操作，就可以激活突发模式读取操作。以该方式，在突发模式读取操作中利用来自先前随机读取操作的锁存位判决，而不需要字线被重新断言。类似地，在突发模式读取操作期间，位线不被预充电，感测放大器节点也不被预充电，从而降低功耗。
21.在突发模式读取操作之前，随机读取操作应当发生，使得感测放大器锁存它们的位判决。一旦随机读取操作发生，突发模式读取操作就可以一次又一次地被调用，只要相同行与在先前随机读取操作中被寻址一样被寻址(假设没有针对该行的中间写入)。例如，假设四个列被多路复用，并且初始随机读取操作针对四个列中的第一列发生。在没有针对相同行的任何中间写入操作的情况下，如果连续的读取操作指向相同行，则可以发生突发模式读取操作。例如，可以在第一突发模式读取操作中读取四个列中的第二列。然后，可以在第二突发模式读取操作中读取四个列中的第三列，等等。字线、位线和感测放大器节点在突发模式读取操作期间不被预充电，这显著地减小了功耗。
22.在电荷传递突发模式sram中，由于通过电荷传递晶体管的控制实现的电荷传递操作，因此密度不会因缺乏跨多个列来多路复用单个感测放大器而受到阻碍。用于列的每条位线通过对应的电荷传递晶体管耦合到列的感测放大器的感测放大器节点。每个电荷传递晶体管的源极耦合到其位线，而每个电荷传递晶体管的漏极耦合到其感测放大器节点。因此，每个电荷传递晶体管的栅极到源极电压由其栅极电压和其位线电压确定。下面的讨论将假设每个电荷传递晶体管是p型金属氧化物半导体(pmos)晶体管，但是应当理解，电荷传递也可以利用n型金属氧化物半导体(nmos)晶体管来完成。
23.在用于初始随机读取操作的字线断言之前，位线被预充电至电源电压，而感测放大器节点被全部放电。然后，针对字线断言时段，字线被断言，在该字线断言时段期间，针对
每个位线对形成位线电压差，该位线电压差取决于存储在多路复用列的组的字线与位线对的交叉处的每个位单元中的位。取决于该位，每个位线对中的真实位线或补码位线从预充电状态(电源电压)稍微放电。所得的位线电压差不是全轨，而是电源电压的一部分(例如，大约100mv)。常规上，为了根据这种相对较小的位线差形成位判决，需要高增益感测放大器。但是本文讨论的电荷传递技术导致跨用于位线对的感测节点对的位线电压差的放大。由于该放大，感测放大器不需要高增益，而是可以通过相对密集并且具有相对较低功耗的复位-置位(rs)锁存器来实现。因此每个列可以具有其自己的感测放大器。
24.电荷传递在电荷传递时段期间发生，该电荷传递时段在字线断言时段结束附近开始。在电荷传递时段之前，每个电荷传递晶体管的栅极电压被维持在电源电压，使得每个电荷传递晶体管关断。电荷传递时段相对于字线的断言被延迟，使得可以针对每个位线对形成位线电压差。在电荷传递时段期间，电荷传递晶体管的栅极电压以某个转换速率从电源电压朝向地下降。例如，可以使用相对较小的反相器或伪位线电压来控制电荷传递晶体管的栅极电压。取决于被读取的位值，每个位线对中的真实位线或补码位线将从其预充电状态(电源电压)略微下降。该位线在下面的讨论中被称为部分充电位线。但是每个位线对中其余的位线将保持充电至电源电压。该位线在下面的讨论中被称为完全充电位线。
25.在电荷传递时段期间，多路复用列的组中的每个电荷传递晶体管的栅极电压下降，使得用于完全充电位线的电荷传递晶体管的栅极到源极电压(栅极到位线电压)满足其阈值电压。但是部分充电位线的电压的减小使得该相同的栅极电压不满足用于部分充电位线的电荷传递晶体管的阈值电压。因此，仅用于位线对中的完全充电位线的电荷传递晶体管将初始地将电荷传导至其感测节点。与位线的电容相比，感测节点的电容可以相对较小，因此，所得电荷传递使感测节点接近被充电至电源电压。相比之下，用于部分放电位线的感测节点保持在其放电默认状态，使得用于被存取的位线对的感测节点之间的电压差接近满轨(电压差接近等于电源电压)。因此，电荷传递已经导致相对较小的位线电压差被放大为感测节点上接近全轨的电压差，使得感测放大器可以是相对紧凑和低功率的rs锁存器，诸如由一对交叉耦合的与非门形成。在感测使能时段中发生感测放大器的感测。
26.图1中示出了具有列多路复用器140的示例电荷传递突发模式sram 100。如本文将进一步说明的，响应于解码列地址信号的集合，列多路复用器140从一组多路复用列(在一个实现中，四个列)中进行选择，以驱动输出数据锁存器110。由于列地址信号的解码，存在选择第零列cts 0的解码列地址信号bst_0。类似地，存在选择第一列cts 1的解码列地址信号bst_1、选择第二列cts 2的解码列地址信号bst_2以及选择第三列cts 3的解码列地址信号bst_3。每个解码列地址信号是一位信号，该信号在被断言时，控制列多路复用器140选择对应的列。如本文中定义的，当信号具有逻辑真值时，该信号被视为被断言(或等效地，被置位)，而不管逻辑真状态是由高有效惯例表示还是由低有效惯例表示。相反地，当信号具有逻辑假状态时，信号在本文中被视为被解除断言或“复位”，而不管是使用高有效惯例还是使用低有效惯例。在高有效惯例中，每个解码列地址信号通过被充电至电源电压而被断言。下面的讨论将在不失一般性的情况下假设解码列地址信号使用逻辑高惯例。在每个突发模式读取操作中，解码列地址信号中的仅一个解码列地址信号被断言，而其余解码列地址信号保持被放电。但是注意，列多路复用器140不需要解码列地址信号的任何补码。这对于降低复杂度和功耗非常有利。
27.每个列包括它自己的位线对。例如，真实位线bl和补码位线blb遍历第零列。位单元105位于第零列与字线wl的交叉处。位单元105包括一对交叉耦合的反相器。反相器中的第一反相器的输出节点是位单元105的真(q)输出。该输出节点通过nmos存取晶体管m4耦合到位线bl。类似地，反相器中的其余第二反相器的输出节点是位单元105的补码(qb)输出，补码(qb)输出通过nmos存取晶体管m3耦合到补码位线blb。字线wl耦合到存取晶体管的栅极，使得q节点和qb节点在字线断言时段期间驱动它们相应的位线。
28.其余列中的每个列包括在列与字线wl的交叉处的类似位单元。因为这些附加的列是类似的，所以在图1中仅详细示出了第零列。在随机读取操作期间的字线断言时段之前，每个列中的位线bl和blb被预充电至电源电压。位线的这种预充电是常规的，并且因此图1中未图示该预充电的细节。在位线预充电之后，位线浮置。在第零列中，位线bl通过pmos电荷传递晶体管p1耦合到感测放大器125的对应感测节点sl。类似地，补码位线blb通过pmos电荷传递晶体管p2耦合到对应的感测节点slb。在字线断言之前，电荷传递晶体管的栅极电压rm被充电至电源电压，以防止到感测节点的任何电荷传递。在随机读取操作中，感测节点预充电信号(cts_pre_n)在字线断言之前被断言为电源电压。充电的感测节点预充电信号驱动nmos晶体管m1的栅极和nmos晶体管m2的栅极。晶体管m1的源极和晶体管m2的源极被绑定到地，而它们的漏极分别被绑定到补码感测节点slb和感测节点sl。因此，感测节点预充电信号的断言将对第一列的感测节点sl和感测节点slb两者放电，因为晶体管m1和m2两者被接通以将它们相应的位线耦合到地。如前所述，附加的列具有与针对第零列示出的结构相同的结构。
29.因此，在用于随机读取操作的字线断言时段之前，所有列将使其感测节点放电并且将其位线预充电。但是，如果连续的读取操作指向相同的字线和一组列，则发生突发模式读取操作。在随机读取操作期间，通过字线电压的断言将存取晶体管m4和m3接通，使位线bl或blb中的一条位线取决于存储在位单元105中的二进制内容而从其预充电状态轻微放电。该轻微的位线放电被电荷传递时段放大，在电荷传递时段期间电荷传递晶体管p1和p2是如下被接通的。电荷传递时段由栅极电压rm的放电触发。栅极电压rm的该放电在字线电压仍被断言时开始。栅极电压rm的放电可以在字线电压已经被放电之后结束。栅极电压rm的放电具有一定的斜率或转换速率。由于栅极电压rm的这种小于瞬时的放电，栅极电压rm将放电到其源极被绑定到完全充电位线的电荷传递晶体管的阈值电压，但仍将高于其源极被绑定到部分放电位线的电荷传递晶体管的阈值电压。因此，用于完全充电位线的电荷传递晶体管将在其他电荷传递晶体管从部分放电位线传导电荷之前，将电荷传导至其感测节点。例如，假设位线bl是完全充电位线，使得电荷传递晶体管p1在电荷传递晶体管p2之前开始导通。因此，感测节点电压sl将在补码感测节点电压slb增加之前增加。
30.感测放大器125由一对交叉耦合的与非门形成，如前所述。感测节点sl连接到感测放大器125中的与非门115的输入。类似地，感测节点slb绑定到感测放大器125中的与非门120的输入。与非门115和120被交叉耦合以形成rs锁存器。将感测节点预充电至零伏使与非门115和120的两个输出被断言为高至电源电压。与由电容器cbl概念性表示的位线电容相比，由电容器cs概念性表示的感测节点的电容相对较小。因此，与感测节点slb相比，电荷传递晶体管p1在电荷传递晶体管p2导通之前开始导通的短暂时间量引起感测节点sl的电压的显著增加。该电压增加超过与非门115的阈值电压，使得其输出被放电至零。与非门115的
零输出加强了与非门120的二进制高输出，使得存储在位单元105中的二进制1值被锁存在感测放大器125中。感测放大器125中的与非门115的输出形成用于第零列的数据输出信号q0。类似地，与非门120的输出形成补码数据输出信号q0b。其余列中的感测放大器是类似的，但为了说明清楚而未被示出。因此存在来自第一列(cts 1)中的感测放大器的数据输出信号q1和补码数据输出信号q1b，来自第二列(cts 2)中的感测放大器的数据输出信号q2及其补码q2b，以及来自第三列(cts 3)中的感测放大器的数据输出信号q3及其补码q3b。
31.可以使用一对交叉耦合的与非门145和150来实现输出数据锁存器110，如关于感测放大器125类似地讨论的。列多路复用器140用于将来自所选择的列的数据输出信号耦合到与非门145的真实(q)输入节点。类似地，列多路复用器140将来自所选择的列的补码数据输出信号耦合到与非门150的补码(qb)输入节点。
32.为了在随机读取操作期间辅助感测放大器125内的锁存，感测节点预充电信号驱动pmos晶体管p5的栅极，pmos晶体管p5具有其被绑定到用于电源电压的电源节点的源极。晶体管p5的漏极连接到一对pmos晶体管p4和p3的源极。晶体管p4的漏极被绑定到感测节点sl，而晶体管p3的漏极被绑定到补码感测节点slb。与非门115的输出驱动晶体管p4的栅极。类似地，与非门120的输出驱动晶体管p3的栅极。例如，假设与非门115的输出为低。该低输出将晶体管p4接通以加强感测节点sl的完全充电状态，这又加强了与非门115的零输出。相反地，假设与非门120的输出在感测使能时段之后为低。然后，晶体管p3将被接通。晶体管p3的接通加强了补码感测节点slb的完全充电状态，这又加强了与非门120的零输出。以该方式，感测放大器125中的感测位的锁存被增强或加强。可以相应地实现附加的列，来也加强它们的感测放大器锁存。
33.应当理解，本文公开的突发模式操作不限于任何特定的列多路复用大小。例如，在备选实现中，列多路复用器140可以从一对列、从八个列的集合或从十六个列的集合等等中进行选择。在图2中更详细地示出了列多路复用器140。每个位信号及其补码由其自己的nmos传输晶体管接收。例如，来自第零列(图1)的位信号q0由nmos传输晶体管m15接收，而来自第零列的补码位信号q0b由nmos补码传输晶体管m5接收。用于第零列的解码列地址信号(bst_0)驱动两个传输晶体管m15和m5的栅极。
34.传输晶体管m15耦合在用于位判决q0的节点与与非门145的q输入节点之间。类似地，传输晶体管m5耦合在用于补码位判决q0b的节点与与非门150的补码qb输入节点之间。如果第零列被选择(解码列地址信号bst_0被断言)，则传输晶体管m15和m5两者将被接通。取决于在第零列的感测放大器125中被锁存的位，信号q0和q0b中的一个信号将被充电至电源电压，而其余信号接地。例如，假设信号q0接地。在该情况下，传输晶体管m15的接通因此将与非门145的q输入节点接地。这迫使与非门145的输出信号被断言，使得与非门150的两个输入都被断言，这迫使与非门150的输出信号为低。因此，q0信号的二进制低状态被锁存在输出数据锁存器110中。与非门150的输出形成输出数据锁存器110的数据输出(qout)。如果信号q0b在第零列被寻址时接地，则与非门150的输出被断言。由于与非门145的两个输入继而都被断言，因此与非门145的输出被放电，以将q0信号的二进制高状态锁存在输出数据锁存器110中。在该情况下，q输出信号将相应地被与非门150断言为高。
35.所有其余的列类似，因为有一个传输晶体管用于将列的位判决耦合到与非门145的q输入节点，并且有另一个传输晶体管用于将列的补码位判决耦合到与非门150的qb输入
节点。例如，第一列被一对nmos传输晶体管m17和m7选择。传输晶体管m17耦合在位信号q1的节点与与非门145的q输入节点之间。传输晶体管m7耦合在补码位信号q1b的节点与与非门150的qb输入节点之间。解码列地址信号bst_1驱动传输晶体管m7和m17的栅极。类似地，列多路复用器140包括用以选择第二列的一对nmos传输晶体管m19和m9。传输晶体管m19耦合在位信号q2的节点与与非门145的q输入节点之间。传输晶体管m9耦合在补码位信号q2b的节点与与非门150的qb输入节点之间。解码列地址信号bst_2驱动传输晶体管m9和m19的栅极。列多路复用器140还包括用以选择第三列的一对nmos传输晶体管m21和m11。传输晶体管m21耦合在位信号q3的节点与与非门145的q输入节点之间。传输晶体管m11耦合在补码位信号q3b的节点与与非门150的qb输入节点之间。解码列地址信号bst_3驱动传输晶体管m11和m21的栅极。
36.为了选择任何特定列，针对该列的解码列地址信号被断言，而所有其余的解码列地址信号被解除断言。取决于所选择列中的位判决的二进制状态，输出数据锁存器110的q输入节点或qb输入节点继而将被接地，而其余输入节点保持断言。具有接地的输入节点的与非门的输出然后将被断言，而其余与非门的输出将被解除断言，以将位判决锁存在输出数据锁存器110中。
37.再次参考图1，注意，信号的状态在上电处或在睡眠模式期间通常未被定义。因此，可能存在从感测放大器125中的与非门115和120中的电源电压节点到地的直流(dc)路径。类似的直流路径可能存在于其他列的感测放大器中的对应与非门中。特别地，每个与非门包括从与非门的输出节点串联耦合到接地的一对nmos晶体管，并且还包括从门的输出节点并联耦合到电源电压节点的一对pmos晶体管。如果它们的水平在上电期间不受控制，则这些晶体管的栅极的输入信号可能被驱动到接地与电源电压之间的中间水平电压，使得pmos和nmos晶体管都部分开启以建立直流路径。为了切断这些直流路径，在睡眠模式期间或在上电复位时段期间，通过睡眠信号(slp)的断言，驱动列多路复用器140的位判决的信号节点接地，睡眠信号(slp)的断言将用于每个位判决节点的对应nmos晶体管接通。例如，位判决q0的节点可以通过nmos晶体管m16耦合到接地。类似地，nmos晶体管m18耦合在位判决q1的节点与地之间。以相同的方式，nmos晶体管m20耦合在位判决q2的节点与地之间。最后，nmos晶体管m22耦合在位判决q3的节点与地之间。睡眠信号在上电复位时段期间(或在睡眠模式期间)驱动晶体管m16、m18、m20和m22的栅极，使得位判决节点全部接地。每个位判决节点的这种接地使每个与非门120中的对应nmos晶体管关断，以切断每个对应的潜在直流路径。到与非门120的该逻辑零输入信号使每个与非门115的交叉耦合输入被断言。由于位线在上电复位时段期间也被断言，因此每个与非门115中的两个pmos晶体管被关断，以也切断对应的潜在直流路径。因此，可以理解，只要与非门的一个输入接地(或其所有输入被断言)，用于该与非门的潜在直流路径就被切断。虽然将位判决节点接地就足够了，但补码位判决节点也具有对应的nmos晶体管，以便平衡电容性负载。例如，补码位判决q0b的节点耦合到nmos晶体管m6。类似地，补码位判决q1b的节点耦合到nmos晶体管m8。此外，补码位判决q2b的节点耦合到nmos晶体管m10。最后，补码位判决q3b的节点耦合到nmos晶体管m12。晶体管m6、m8、m10和m12的栅极接地，因为在上电复位时段期间不需要将位判决节点和补码位判决节点两者都接地。在备选实现中，睡眠信号也可以驱动晶体管m6、m8、m10和m12的栅极，尽管这对于确保在上电复位时段期间(或在睡眠模式操作期间)切断直流路径是不必要的。
38.为了使列多路复用器140与用于诊断的扫描操作模式兼容，扫描信号sd可以通过nmos传输晶体管m14传输，以驱动与非门145的q输入节点。类似地，补码扫描信号sd_n可以通过nmos传输晶体管m13传输，以驱动与非门150的qb输入节点。在扫描操作模式期间，扫描时钟信号(sclk)驱动传输晶体管m13和m14的栅极，以将它们接通并且允许扫描信号被锁存在输出数据锁存器110中。
39.列多路复用器140仅使用一种极性的地址信号。在备选实现中，将位判决耦合到q输入节点以及将补码位判决耦合到qb输入节点的nmos传输晶体管可以由pmos传输晶体管代替。在pmos传输晶体管实现中，输出数据锁存器110中的交叉耦合的与非门145和150将由交叉耦合的或非(nor)门代替。补码解码地址信号的集合将驱动pmos传输晶体管的栅极以选择列。无论是使用nmos传输晶体管实现还是使用pmos传输晶体管实现，所得的列多路复用器只需要解码列地址信号的一个极性(真实或补码)来控制传输晶体管。与诸如通过使用三态反相器(三态反相器需要解码列地址信号的两个极性)的常规列多路复用相比，这降低了功耗。此外，输出数据锁存器不需要关于由列多路复用器驱动其q输入节点和qb输入节点的时钟，使得操作速度不会因需要延迟输出时钟锁存以提供足够的数据保持余量而受阻碍。在连续的突发模式读取操作期间，列多路复用器然后可以从列中进行选择，以在增加速度和降低功耗的情况下利用位判决来驱动输出锁存器。
40.图3中示出了用于多路复用来自多存储体突发模式sram的感测放大器位判决的列多路复用器300。为了图示清楚，图示了左存储体和右存储体的仅两个列。如本文中使用的，“存储体”指代列的阵列。因此，双存储体存储器具有两个分离的列阵列。为了说明清楚，列多路复用器300被示为仅接收来自每个存储体中的第零列和第一列的输出信号。来自左存储体的第零列的位判决被表示为l_q0，并且其补码位判决被表示为l_q0b。右存储体的第零列信号类似地被表示为r_q0和r_q0b。类似地，来自左存储体的第一列的位判决被表示为l_q1，并且其补码位判决被表示为l_q1b。右存储体的第一信号类似地被表示为r_q1和r_q1b。
41.位判决通过nmos传输晶体管传输到输出数据锁存器110的q输入，输出数据锁存器110如关于图1讨论的那样进行布置。补码位判决通过nmos传输晶体管传输到输出数据锁存器110的qb输入。例如，传输晶体管m27将左存储体的第零列信号l_q0传输到q输入节点。传输晶体管m23将对应的补码位判决传输到qb输入节点。其余列是相似的，因为右存储体中的第零列由传输晶体管m28和传输晶体管m24选择。类似地，左存储体的第一列由传输晶体管m29和传输晶体管m25选择。最后，右存储体的第一列由传输晶体管m30和传输晶体管m26选择。每个列具有其自己的解码列地址信号。例如，解码列地址信号l_bst0的断言将传输晶体管m23和m27接通，以选择左存储体的第零列。类似地，解码列地址信号l_bst1的断言将传输晶体管m25和m29接通，以选择左存储体的第一列。右存储体是类似的，因为解码列地址信号r_bst0驱动传输晶体管m24和m28的栅极，以选择右存储体的第零列。类似地，解码列地址信号r_bst1驱动传输晶体管m30和m26的栅极，以选择右存储体的第一列。
42.现在将参考图4的流程图说明用于突发模式存储器的方法。方法包括动作400，动作400在对多个列的随机读取操作期间发生，并且包括将位信号和补码位信号锁存在每个列中的感测放大器中。在sram 100的每个列中锁存位判决是动作400的一个示例。在这方面，术语“位判决”和“位信号”在本文中可互换使用。方法还包括动作405，动作405在随机读取操作之后的、对列中的第一列的第一突发模式读取操作期间发生，并且包括：将第一对传
输晶体管接通，以将来自列中的第一列的位信号传输到输出数据锁存器的真实输入节点，以及将来自列中的第一列的补码位信号传输到输出数据锁存器的补码输入节点。在突发模式读取操作期间将列多路复用器140中的列的传输晶体管对接通是动作405的一个示例。方法还包括动作410，动作410响应于第一对传输晶体管的接通而将来自列中的第一列的位信号锁存在输出数据锁存器中。将位判决锁存在如由列多路复用器140选择的输出数据锁存器110中是动作410的一个示例。
43.如本文公开的具有列多路复用器和输出数据锁存器的突发模式存储器可以被包含在各种电子系统中。例如，如图5中所示，蜂窝电话500、膝上型计算机505和平板pc 510都可以包括根据本公开的突发模式存储器。诸如音乐播放器、视频播放器、通信设备和个人计算机的其他示例性电子系统也可以被配置有根据本公开构造的突发模式存储器。
44.现在将在以下一系列条款中对本公开进行总结：
45.条款1.一种突发模式存储器，包括：
46.多个列，每个列包括感测放大器，所述感测放大器被配置为感测用以驱动所述列的位判决节点和补码位判决节点的位判决；
47.输出数据锁存器，具有真实输入节点和补码输入节点；以及
48.列多路复用器，具有多对传输晶体管，每对传输晶体管包括耦合在相应列的位判决节点与所述真实输入节点之间的第一传输晶体管，并且所述每对传输晶体管包括耦合在所述相应列的补码位判决节点与所述补码输入节点之间的第二传输晶体管。
49.条款2.根据条款1所述的突发模式存储器，
50.其中每个第一传输晶体管包括n型金属氧化物半导体(nmos)第一传输晶体管，并且每个第二传输晶体管包括nmos第二传输晶体管。
51.条款3.根据条款1-2中任一项所述的突发模式存储器，其中所述输出数据锁存器包括一对交叉耦合的逻辑门。
52.条款4.根据条款3所述的突发模式存储器，其中所述一对交叉耦合的逻辑门包括一对交叉耦合的与非门。
53.条款5.根据条款1-4中任一项所述的突发模式存储器，其中所述多个列包括至少四个列。
54.条款6.根据条款1-5中任一项所述的突发模式存储器，其中每个第一传输晶体管的栅极和每个第二传输晶体管的栅极各自被配置为接收针对所述相应列的解码列地址信号。
55.条款7.根据条款1-6中任一项所述的突发模式存储器，其中每个感测放大器包括锁存器。
56.条款8.根据条款7所述的突发模式存储器，其中每个锁存器包括一对交叉耦合的逻辑门。
57.条款9.根据条款8所述的突发模式存储器，其中每对交叉耦合的逻辑门包括一对交叉耦合的与非门。
58.条款10.根据条款1-9中任一项所述的突发模式存储器，还包括：
59.第一扫描模式传输晶体管，耦合在用于扫描输入数据信号的节点与所述真实输入节点之间；以及
60.第二扫描模式传输晶体管，耦合在用于补码扫描输入信号的节点与所述补码输入节点之间。
61.条款11.根据条款1-10中任一项所述的突发模式存储器，还包括：
62.对应于所述多个列的多个第三晶体管，每个第三晶体管耦合在相应列的位判决节点与接地之间，其中每个第三晶体管被配置为在上电复位时段期间被接通。
63.条款12.根据条款11所述的突发模式存储器，其中每个第三晶体管还被配置为在睡眠操作模式期间被接通。
64.条款13.根据条款1-11中任一项所述的突发模式存储器，其中每个列包括：
65.真实位线；
66.补码位线；
67.第一电荷传递晶体管，耦合在所述真实位线与所述列的感测放大器的第一感测放大器输入节点之间；以及
68.第二电荷传递晶体管，耦合在所述补码位线与所述列的感测放大器的第二感测放大器输入节点之间。
69.条款14.一种用于突发模式存储器的方法，包括：
70.在对多个列的随机读取操作期间，将位信号和补码位信号锁存在每个列中的感测放大器中；
71.在所述随机读取操作之后的、对所述列中的第一列的第一突发模式读取操作期间，将第一对传输晶体管接通，以将来自所述列中的所述第一列的所述位信号传输到输出数据锁存器的真实输入节点，并且将来自所述列中的所述第一列的所述补码位信号传输到所述输出数据锁存器的补码输入节点；以及
72.响应于所述第一对传输晶体管的所述接通，将来自所述列中的所述第一列的所述位信号锁存在所述输出数据锁存器中。
73.条款15.根据条款14所述的方法，还包括：
74.将来自多个解码地址信号中的第一解码地址信号断言，以将所述第一对传输晶体管接通。
75.条款16.根据条款14-15中任一项所述的方法，还包括：
76.在所述第一突发模式读取操作之后的、对所述列中的第二列的第二突发模式读取操作期间，将第二对传输晶体管接通，以将来自所述列中的所述第二列的所述位信号传输到所述真实输入节点，并且将来自所述列中的所述第二列的所述补码位信号传输到所述补码输入节点；以及
77.响应于所述第二对传输晶体管的所述接通，将来自所述列中的所述第二列的所述位信号锁存在所述输出数据锁存器中。
78.条款17.根据条款14-16中任一项所述的方法，其中所述第一对传输晶体管的所述接通包括将第一对nmos传输晶体管接通。
79.条款18.根据条款14-17中任一项所述的方法，其中将来自所述列中的所述第一列的所述位信号锁存在所述输出数据锁存器中包括：
80.响应于来自所述列中的所述第一列的所述位信号是二进制零，将所述真实输入节点放电；
81.响应于所述真实输入节点的所述放电，将来自第一与非门的输出信号断言；以及
82.响应于来自所述第一与非门的所述输出信号的所述断言，将来自第二与非门的输出信号解除断言，以形成所述输出数据锁存器的输出信号。
83.条款19.根据条款14-17中任一项所述的方法，其中将来自所述列中的所述第一列的所述位信号锁存在所述输出数据锁存器中包括：
84.响应于来自所述列中的所述第一列的所述位信号是二进制一，将所述补码输入节点放电；
85.响应于所述补码输入节点的所述放电，将来自第一与非门的输出信号断言；以及
86.响应于来自所述第一与非门的所述输出信号的所述断言，将来自第二与非门的输出信号解除断言，其中来自所述第一与非门的所述输出信号的所述断言形成所述输出数据锁存器的输出信号。
87.条款20.一种突发模式存储器，包括：
88.第一列，具有被配置为感测第一位信号和第一补码位信号的第一感测放大器；
89.第二列，具有被配置为感测第二位信号和第二补码位信号的第二感测放大器；
90.输出数据锁存器，具有真实输入节点和补码输入节点；以及
91.列多路复用器，所述列多路复用器包括第一对传输晶体管，所述第一对传输晶体管被配置为：响应于第一解码列地址信号的断言，将所述第一位信号传输到所述真实输入节点，并且将所述第一补码位信号传输到所述补码输入节点，并且所述列多路复用器包括第二对传输晶体管，所述第二对传输晶体管被配置为：响应于第二解码列地址信号的断言，将所述第二位信号传输到所述真实输入节点，并且将所述第二补码位信号传输到所述补码输入节点。
92.条款21.根据条款20所述的突发模式存储器，其中所述输出数据锁存器包括一对交叉耦合的逻辑门。
93.条款22.根据条款21所述的突发模式存储器，其中所述一对交叉耦合的逻辑门包括一对交叉耦合的与非门。
94.条款23.根据条款20-22中任一项所述的突发模式存储器，其中所述突发模式存储器与蜂窝电话集成。
95.条款24.根据条款20-23中任一项所述的突发模式存储器，其中所述第一对传输晶体管和所述第二对传输晶体管包括nmos传输晶体管。
96.条款25.根据条款20-24中任一项所述的突发模式存储器，还包括：
97.第一晶体管，耦合在用于所述第一位信号的节点与接地之间；以及
98.第二晶体管，耦合在用于所述第二位信号的节点与接地之间，其中所述第一晶体管和所述第二晶体管被配置为在上电复位时段期间接通。
99.如本领域技术人员现在将理解的，并且取决于手头的特定应用，可以在不脱离本公开的范围的情况下，对本公开的材料、装置、配置和设备的使用方法进行许多修改、替换和变化。鉴于此，本公开的范围不应当限于本文图示和描述的特定实施例的范围(因为它们仅是作为本公开的一些示例)，而是应当与所附权利要求及其功能等同物的范围完全相称。