封装结构、显示装置及其制造方法与流程

1.本公开涉及封装结构、显示装置及其制造方法，特别涉及包括第一导电层的封装结构、显示装置及其制造方法。


背景技术：

2.为了避免受到外部环境的污染、人为损伤及/或达到诸如固定或散热的功能，会执行封装工艺于发光二极管(light-emitting diode，led)单元上，以形成封装结构。从而，提升在封装结构中的发光二极管单元的可靠性、电性性能及/或光学性能。
3.而在封装工艺中，为了避免发光二极管单元的漏光及/或反射光与折射光造成的噪声干扰，经常会设置遮光层于封装结构中。然而，即使已经设置遮光层于封装结构中，但是受限于制造工艺的准确度与成本的限制，现存的封装结构及/或包括封装结构的显示装置仍存在漏光与噪声干扰的问题。
4.是以，虽然现存的封装结构、显示装置及其制造方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于封装结构、显示装置及其制造方法仍有一些问题需要克服。


技术实现要素：

5.在一些实施例中，提供封装结构。所述封装结构包括导电元件、第一介电层、重布线层、第二介电层、遮光层、导电层及发光二极管单元。第一介电层设置在导电元件上。重布线层设置在第一介电层上。重布线层与导电元件电性连接。第二介电层设置在第一介电层上。遮光层设置在第二介电层上。导电层设置在重布线层上且包括可见光反射率小于30％的第一导电层。发光二极管单元设置在导电层上。
6.在一些实施例中，提供显示装置。所述显示装置包括封装结构以及目标基板。所述封装结构包括导电元件、第一介电层、重布线层、第二介电层、遮光层、导电层及发光二极管单元。第一介电层设置在导电元件上。重布线层设置在第一介电层上。重布线层与导电元件电性连接。第二介电层设置在第一介电层上。遮光层设置在第二介电层上。导电层设置在重布线层上且包括可见光反射率小于30％的第一导电层。发光二极管单元设置在导电层上。此外，所述封装结构还包括第三介电层及第一定位件。第三介电层设置于发光二极管单元上，且围绕发光二极管单元。第一定位件设置于第三介电层上。封装结构的第一介电层具有凹部。目标基板与导电元件电性连接。目标基板具有与凹部彼此对应的第二定位件。
7.在一些实施例中，提供封装结构的制造方法。所述制造方法包括提供图案化光刻胶层在载板上。提供粘着层在图案化光刻胶层上。形成导电元件在粘着层上。形成第一介电层在导电元件上。形成重布线层在第一介电层上，使得重布线层与导电元件电性连接。形成第二介电层在第一介电层上。形成遮光层在第二介电层上。形成导电层在重布线层上，且导电层包括可见光反射率小于30％的第一导电层。形成发光二极管单元在导电层上。
8.在一些实施例中，提供显示装置的制造方法。所述制造方法包括(a)提供目标基
板，且目标基板具有沟槽与定位件。所述制造方法包括(b)使含有封装结构的悬浮液流过目标基板的顶表面。其中，封装结构包括导电元件、第一介电层、重布线层、第二介电层、遮光层、导电层及发光二极管单元。第一介电层设置在导电元件上，且具有凹部。重布线层设置在第一介电层上，且重布线层与导电元件电性连接。第二介电层设置在第一介电层上。遮光层设置在第二介电层上。导电层设置在重布线层上且包括可见光反射率小于30％的第一导电层。发光二极管单元设置在导电层上。所述制造方法包括(c)设置封装结构于沟槽中，以使目标基板的定位件与第一介电层的凹部接合。
9.本公开的封装结构、显示装置及其制造方法可应用于多种类型的电子设备中。为让本公开的特征及优点能更明显易懂，下文特举出各种实施例，并配合说明书附图，作详细说明如下。
附图说明
10.通过以下的详细叙述配合说明书附图，能更加理解本公开实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地描述，不同部件的尺寸可能被增加或减少。
11.图1至图6、图7a、图8a、图9a、图10a、图11至图14分别是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。
12.图7b、图8b、图9b及图10b分别是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的俯视示意图。
13.图15及图16分别是根据本公开的另一些实施例，显示封装结构的剖面示意图。
14.图17至图19分别是根据本公开的另一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。
15.图20是根据本公开的另一些实施例，显示封装结构的剖面示意图。
16.图21至图24分别是根据本公开的另一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。
17.图25是根据本公开的另一些实施例，显示目标基板的剖面示意图。
18.图26是根据本公开的另一些实施例，显示包括封装结构的显示装置的剖面示意图。
19.图27及图28是根据本公开的另一些实施例，显示封装结构在流体转移工艺的各阶段的剖面示意图。
20.图29及图30分别是根据本公开的另一些实施例，显示封装结构的剖面示意图。
21.图31至图33分别是根据本公开的另一些实施例，显示封装结构的俯视示意图。
22.图34至图36分别是根据本公开的另一些实施例，显示封装结构的俯视示意图。
23.图37及图38分别是根据本公开的另一些实施例，显示显示装置的俯视示意图。
24.附图标记说明：
25.1,2,3,4,5,6,7,8：封装结构
26.100：载板
27.110：光刻胶层
28.111：第一掩膜
29.112：第二掩膜
30.120：粘着层
31.200：导电元件
32.210：第一导电垫
33.210a：第一导电块
34.210b：第一导电膜
35.220：第二导电垫
36.220a：第二导电块
37.220b：第二导电膜
38.230：第三导电垫
39.240：第四导电垫
40.300：第一介电层
41.310：牺牲元件
42.320：凹部
43.400：重布线层
44.410：第一重布线
45.420：第二重布线
46.430：第三重布线
47.440：第四重布线
48.500：第二介电层
[0049]6’
：显示装置
[0050]
600：遮光层
[0051]
700：导电层
[0052]
710：第一导电层
[0053]
720：第二导电层
[0054]
800：发光二极管单元
[0055]
810：接触物
[0056]
900：第三介电层
[0057]
910：第一定位元件
[0058]
920：第二定位元件
[0059]
930：沟槽
[0060]
940：悬浮液
[0061]
a1：第一面积
[0062]
a2：第二面积
[0063]
d1：第一方向
[0064]
d2：第二方向
[0065]
d3：第三方向
[0066]
h1：第一高度
[0067]
h2：第二高度
[0068]
h3：第三高度
[0069]
h4：第四高度
[0070]
l：光线
[0071]
ts：目标基板
[0072]
c1：第一连接元件
[0073]
c2：第二连接元件
[0074]
c3：第三连接元件
[0075]
c4：第四连接元件
[0076]
w1：第一宽度
[0077]
w2：第二宽度
[0078]
w3：第三宽度
具体实施方式
[0079]
以下公开提供了很多不同的实施例或范例，用于实施所提供的封装结构中的不同部件。各部件及其配置的具体范例描述如下，以简化本公开实施例，当然并非用以限定本公开。举例而言，叙述中若提及第一部件形成在第二部件之上，可能包括第一部件及第二部件直接接触的实施例，也可能包括形成额外的部件在第一部件及第二部件之间，使得第一部件及第二部件不直接接触的实施例。此外，本公开可能在不同的实施例或范例中重复元件符号及/或字符。如此重复是为了简明及清楚，而非用以表示所讨论的不同实施例及/或范例之间的关系。
[0080]
本文中所提到的方向用语，例如：“上”、“下”、“左”、“右”及其类似用语是参考附图的方向。因此，使用的方向用语是用来说明而非限制本公开。
[0081]
在本公开的一些实施例中，关于设置、连接的用语例如“设置”、“连接”及其类似用语，除非特别定义，否则可指两个部件直接接触，或者也可指两个部件并非直接接触，其中有额外结部件位于此两个结构之间。关于设置、连接的用语也可包括两个结构都可移动，或者两个结构都固定的情况。
[0082]
另外，本说明书或权利要求书中提及的“第一”、“第二”及其类似用语是用以命名不同的部件或区别不同实施例或范围，而并非用来限制部件数量上的上限或下限，也并非用以限定部件的制造顺序或设置顺序。
[0083]
于下文中，“大约”、“实质上”或其类似用语表示在一给定数值或数值范围的10％之内、或5％之内、或3％之内、或2％之内、或1％之内、或0.5％之内。在此给定的数量为大约的数量，也即在没有特定说明“大约”或“实质上”的情况下，仍可隐含“大约”或“实质上”的含义。
[0084]
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与本领域的普通技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本公开的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本公开的实施例有特别定义。
[0085]
以下描述实施例的一些变化。在不同附图和说明的实施例中，相同或相似的元件符号被用来标明相同或相似的部件。可以理解的是，在方法之前、期间中、之后可以提供额
外的步骤，且一些所叙述的步骤可为了方法的其他实施例被取代或删除。
[0086]
在本文中，各个方向不限于直角坐标系的像是x轴、y轴及z轴的三个轴，且可以在更广泛的意义上进行解释。举例而言，x轴、y轴及z轴可彼此垂直，或者可表示彼此不垂直的不同方向，但本公开不限于此。为便于说明，在下文中，x轴方向为第一方向d1(宽度方向)，y轴方向为第二方向d2(长度方向)，且z轴方向为第三方向d3(高度方向)。在一些实施例中，本文所述的剖面示意图为观察xz平面的示意图，且本文所述的俯视示意图为观察xy平面的示意图。在本文中，「反射率(reflectivity)」定义为从材料反射的给定波长范围内的入射光学功率的百分比。
[0087]
在一些实施例中，本公开的封装结构的制造方法适用于先芯片(chip first)工艺及先重布线层(redistribution layer first，rdl first)工艺。在一些实施例中，本公开的封装结构的制造方法适用于导电垫朝上(pad up)工艺及导电垫朝下(pad down)工艺。在一些实施例中，本公开的封装结构的制造方法适用锚式(anchor type)、系链式(tether type)及粘着式(adhesion type)工艺。其中，粘着式工艺可使用诸如粘着层、离形层等暂时性的粘着材料来制造封装结构。为了便于说明，在下文中，以导电垫朝下的粘着式先重布线层工艺作为范例，但本公开不限制于此。此外，在本公开中，附图中各元件的数量及尺寸仅作为示意，并非用来限制本公开的范围。
[0088]
在一些实施例中，本公开所述的发光二极管单元(light emitting diode unit)可为或包括有机发光二极管(organic light emitting diode，oled)、次毫米发光二极管(mini led)、微发光二极管(micro led)、量子点发光二极管(quantum dot led)、其他合适的发光二极管或其组合，然本公开不限于此。在一些实施例中，发光二极管单元可为包括不同颜色的子像素(sub-pixel)单元的像素(pixel)单元，或者发光二极管单元可为子像素单元。举例而言，子像素单元可为红色子像素单元、绿色子像素单元或蓝色子像素单元。在一些实施例中，发光二极管单元可还包括诸如金属层、导线、导孔的导电元件；诸如晶体管的驱动元件；诸如绝缘层、层间介电层、钝化层、平坦化层、介电材料的功能层；其他合适的部件或其组合，然本公开不限于此。在下文中，以发光二极管单元是包括三个不同颜色的子像素单元的像素单元作为范例，但本公开不限制于此。
[0089]
参照图1，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，提供光刻胶层110在载板100上。在一些实施例中，载板100可包括或可为晶圆、芯片、玻璃、石英、蓝宝石(sapphire)、陶瓷、聚酰亚胺(polyimide，pi)、聚碳酸酯(polycarbonate，pc)、聚对苯二甲酸乙二酯(polyethylene terephthalate，pet)载板、聚丙烯(polypropylene，pp)载板、暂时性载板、其他合适的载板或其组合，但本公开不限于此。
[0090]
在一些实施例中，可以通过化学气相沉积(chemical vapor deposition，cvd)工艺、物理气相沉积(physical vapor deposition，pvd)工艺、原子层沉积(atomic layer deposition，ald)工艺、旋转涂布(spin coating)工艺、高密度等离子体化学气相沉积(high density plasma cvd，hdp-cvd)工艺、其他合适的方法或其组合来形成光刻胶层110在载板100上，但本公开不限于此。
[0091]
参照图2，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，通过第一掩膜111来图案化光刻胶层110，以形成图案化光
刻胶层110于载板100上。具体而言，在一些实施例中，形成第一掩膜111在光刻胶层110上，且通过光线l执行曝光显影工艺，以图案化光刻胶层110。接着，移除第一掩膜111，以暴露图案化光刻胶层110。在一些实施例中，第一掩膜111的开口图案可对应于后续形成的导电元件(诸如，后续图4中的导电元件200)的形状。
[0092]
参照图3，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，形成粘着层120在图案化光刻胶层110上。具体而言，形成粘着层120在图案化光刻胶层110的侧表面及顶表面上。在另一些实施例中，可毯覆式地形成粘着层120在图案化光刻胶层110及载板100上。在一些实施例中，粘着层120可作为剥离层或离型层(release layer)。在一些实施例中，粘着层120可为或可包括热解胶、紫外光解(ultra-violet，uv)胶、光热转换(light-to-heat conversion，lthc)胶、其他合适的裂解型粘着层或其组合，然本公开不限于此。在一些实施例中，可通过涂布工艺或其他合适的形成工艺来形成粘着层120。
[0093]
参照图4，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，形成导电元件200在粘着层120及载板100上。在一些实施例中，可毯覆式地形成导电元件200的材料在粘着层120及载板100上，并图案化导电元件200的材料，以形成导电元件200。在一些实施例中，可通过例如电镀、点胶(dispenser)、网板印刷(screen printing)、喷涂(spray coating)、化学气相沉积、溅镀(sputtering)、电阻加热蒸镀法、电子束蒸镀法、其他合适的沉积方式或其组合来形成导电元件200，然本公开不限于此。
[0094]
在一些实施例中，导电元件200可包括导电材料。举例而言，所述导电材料可包括金属、金属氮化物、半导体材料或其组合、或其他任何合适的导电材料，但本公开不限于此。在一些实施例中，所述导电材料可为锡(sn)、铜(cu)、金(au)、银(ag)、镍(ni)、铟(in)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、钼(mo)、钛(ti)、镁(mg)、锌(zn)、其合金或其化合物、其他合适的导电材料或其组合，然本公开不限于此。在一些实施例中，所述导电材料可包括透明导电氧化物(transparent conductive oxide，tco)。举例而言，透明导电氧化物可包括氧化铟锡(indium tin oxide，ito)、氧化锑锌(antimony zinc oxide，azo)、氧化锡(tin oxide，sno)、氧化锌(zinc oxide，zno)、氧化铟锌(indium zinc oxide，izo)、氧化铟镓锌(indium gallium zinc oxide，igzo)、氧化铟锡锌(indium tin zinc oxide，itzo)、氧化锑锡(antimony tin oxide，ato)、其他合适的透明导电材料或其组合，然本公开不限于此。
[0095]
如图4所示，在一些实施例中，根据电性需求，导电元件200可包括一或多个导电垫(pad)。在一些实施例中，当导电元件200可包括多个导电垫时，能够增加接合孔洞(bonding pin hole)的效果。举例而言，当导电元件200可包括多个导电垫时，多个导电垫能够提升与后续目标基板对组接合(opposite jointing)的可靠性。在一些实施例中，导电元件可包括第一导电垫210、第二导电垫220及其他导电垫(诸如，后续图31所示的第三导电垫230及第四导电垫240)。在一些实施例中，可根据封装结构的电性性能来调整导电垫的数量与排列方式。在一些实施例中，多个导电垫中的至少一者与多个导电垫中的另一者具有不同形状或尺寸。在一些实施例中，多个导电垫可包括具有不同形状或尺寸的至少三者。在一些实施例中，多个导电垫中的每一者具有不同形状或尺寸。在一些实施例中，第一导电垫210与第
二导电垫220具有不同形状或尺寸。关于导电元件200中的多个导电垫的详细内容将于下文中描述。
[0096]
如图4所示，在一些实施例中，第一导电垫210可包括彼此接触的第一导电块(pump)210a及第一导电膜210b。在一些实施例中，第一导电膜210b可介于第一导电块210与后续形成的重布线层之间。在一些实施例中，相较于第一导电膜210b，第一导电块210a可更接近载板100。在一些实施例中，第一导电块210a及第一导电膜210b可在同一道工艺中形成，或者第一导电块210a及第一导电膜210b可在不同道工艺中先后形成。在一些实施例中，第一导电块210a及第一导电膜210b可包括相同或不同的材料。在一些实施例中，第一导电块210a可包括锡(sn)、金(au)或其组合，且第一导电膜210b可包括钛(ti)、铂(pt)或镍(ni)以作为阻障(barrier)层。在一些实施例中，在第三方向d3上，第一导电块210a的厚度可为大于或等于1.5um至小于或等于20um。举例而言，第一导电块210a的厚度可为1.5um、2um、5um、10um、15um、20um或前述数值之间的任意数值，然本公开不限于此。在一些实施例中，在第三方向d3上，第一导电膜210b的厚度可为大于或等于至小于或等于举例而言，第一导电膜210b的厚度可为或前述数值之间的任意数值，然本公开不限于此。
[0097]
在一些实施例中，第一导电膜210b的底表面的面积可大于第一导电块210a的顶表面的面积，以提升形成第一导电膜210b的工艺裕度。在另一些实施例中，第一导电膜210b的底表面的面积可等于第一导电块210a的顶表面的面积，以提升第一导电块210a与后续目标基板对组接合的工艺裕度。
[0098]
参照图5，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，毯覆式地形成第一介电层300在导电元件200及粘着层120上。在一些实施例中，第一介电层300覆盖导电元件200的顶表面及侧表面。在一些实施例中，可通过化学气相沉积法、溅镀、电阻加热蒸镀法、电子束蒸镀法、其他合适的沉积方式或其组合来形成第一介电层300。
[0099]
在一些实施例中，第一介电层300可为或可包括有机材料、无机材料、其他合适的绝缘材料或其组合，然本公开不限于此。在一些实施例中，第一介电层300可为或可包括增层绝缘膜(ajinomoto build-up film，abf)、环氧树脂(epoxy resin)、硅树脂(silicone resin)、苯并环丁烯(benzocyclobutene，bcb)、诸如光敏感型聚酰亚胺(photosensitive polyimide，pspi)的聚酰亚胺(polyimide，pi)、诸如氧化硅(silicon oxide，sio
x
)的氧化物、诸如氮化硅(silicon nitride，sin
x
)的氮化物、诸如氮氧化硅(silicon oxynitride，sio
x
ny)的氮氧化物、其他合适的增层材料、其他合适的绝缘材料、模塑(molding)材料或其组合，然本公开不限于此。
[0100]
参照图6，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在本公开中，以先重布线层工艺作为范例，故而在此先形成重布线层，然本公开不限于此。在一些实施例中，图案化第一介电层300，以移除第一介电层300的一部分，而暴露导电元件200的顶表面。接着，形成重布线层400在第一介电层300上，并使得重布线层400与导电元件200电性连接。
[0101]
在一些实施例中，根据电性需求，重布线层400可包括一或多个重布线。在一些实施例中，重布线层400可包括第一重布线410、第二重布线420及其他重布线(诸如，后续图7b所示的第三重布线430及第四重布线440)。在一些实施例中，使得重布线层400的第一重布线410与导电元件200的第一导电垫210电性连接，且使得重布线层400的第二重布线420与导电元件200的第二导电垫220电性连接。
[0102]
在一些实施例中，重布线层400与导电元件200的材料及形成方法可为相同或不同。在一些实施例中，重布线层400可包括3～5层的钛镍(ti/ni)叠层、3～5层的钛铂(ti/pt)叠层或3～5层的钛铝(ti/al)叠层。在一些实施例中，根据重布线层400的叠层接着强度、物理特性或电性性能，重布线层400可还包括中间层(未显示)。在一些实施例中，中间层可设置于重布线层400的叠层中，或者设置在重布线层400与导电元件200之间。在一些实施例中，中间层可包括铬(cr)、铝(al)、铂(pt)、镍(ni)、铑(rh)、钨(w)、锡(sn)或其组合。
[0103]
参照图7a及图7b，其分别是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图及俯视示意图。其中，图7a是根据图7b中的线段aa’获取的剖面图。如图7a所示，在一些实施例中，毯覆式地形成第二介电层500在第一介电层300上。在一些实施例中，第二介电层500与第一介电层300的材料及形成方法可为相同或不同。在一些实施例中，第二介电层500的顶表面与重布线层400的顶表面齐平。
[0104]
如图7b所示，在一些实施例中，重布线层400可包括第一重布线410至第四重布线440，且第一重布线410至第四重布线440可作为电极，以与后续对组贴合的发光二极管单元对应。举例而言，第一重布线410可作为阳极(诸如，共用电极)，且第二重布线420至第四重布线440可作为阴极(诸如，不同子像素单元的阴极)，然本公开不限于此。
[0105]
参照图8a及图8b，其分别是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图及俯视示意图。其中，图8a是根据图8b中的线段aa’获取的剖面图。如图8a及图8b所示，在一些实施例中，形成遮光层600在第二介电层500上。在一些实施例中，遮光层600可覆盖第二介电层500的顶表面，且可暴露重布线层400的顶表面。在一些实施例中，遮光层600可对应于第二介电层500设置。
[0106]
在一些实施例中，遮光层600可为黑矩阵、黑胶、黑色的光刻胶材料。在一些实施例中，遮光层600对于可见光的反射率小于30％。举例而言，遮光层600对于可见光的反射率小于30％、25％、20％、15％、10％、5％、3％、1％或前述数值之间的任意数值，然本公开不限于此。因此，在遮光层600具有低反射率的情况下，能减少反射可见光。在一些实施例中，遮光层600可通过贴附工艺、镀膜工艺、沉积工艺、其他合适的工艺或其组合来形成于第二介电层500上。
[0107]
参照图9a及图9b，其分别是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图及俯视示意图。其中，图9a是根据图9b中的线段aa’获取的剖面图。如图9a所示，在一些实施例中，形成包括第一导电层710的导电层在重布线层400上。在一些实施例中，第一导电层710与遮光层600设置在相同层上。在一些实施例中，第一导电层710的顶表面与遮光层600的顶表面实质上共平面。在一些实施例中，第一导电层710与遮光层600可直接接触。在一些实施例中，第一导电层710可形成于重布线层400及第二介电层500上。换句话说，第一导电层710可改善封装结构受限于用于形成遮光层600的工艺裕度的问题。举例而言，由于遮光层600的工艺裕度有限，因此会产生漏光或噪声光干扰的问题，然
而本公开进一步设置第一导电层710，可在提供电性连接的同时避免漏光或噪声光干扰的问题。
[0108]
在一些实施例中，第一导电层710对于可见光的反射率小于30％。举例而言，第一导电层710对于可见光的反射率小于30％、25％、20％、15％、10％、5％、3％、1％或前述数值之间的任意数值，然本公开不限于此。因此，在第一导电层710具有较低反射率的情况下，能减少反射可见光，所以能够减少后续设置发光二极管单元时产生的噪声光，进而提升封装结构的光学特性。换句话说，通过设置第一导电层710在重布线层400上，可在提供介于重布线层400与后续形成的发光二极管单元之间的电性连接的情况下，同时降低因为发光二极管单元发出的光线或环境光线导致的噪声光，从而提升封装结构的发光特性。在另一些实施例中，第一导电层710对于其他光线的反射率可小于30％，且所述其他光线对应于后续设置的发光二极管单元所发出的光线及/或环境光线的种类。举例而言，所述其他光线可为红外光。
[0109]
在一些实施例中，如图9b所示，第一导电层710可覆盖重布线层400的顶表面的一部分，且暴露重布线层400的顶表面的一部分。在一些实施例中，可暴露第一重布线410的一部分、第二重布线420的一部分、第三重布线430的一部分及第四重布线440的一部分。举例而言，第一重布线410至第四重布线440的暴露部分可对应于后续设置的发光二极管中的各子像素单元的接触物。在一些实施例中，第一导电层710可至少覆盖重布线层400的顶表面的60％以上。举例而言，第一导电层710可至少覆盖重布线层400的顶表面的60％、65％、70％、75％、80％、85％、90％、95％、99％或前述数值之间的任意数值，然本公开不限于此。因此，在第一导电层710可至少覆盖重布线层400的顶表面的60％以上的情况中，第一导电层710可显著降低噪声光的干扰。在另一些实施例中，第一导电层710可完全覆盖重布线层400的顶表面，且后续形成的发光二极管单元中的接触物可与第一导电层710电性连接。
[0110]
在一些实施例中，第一导电层710与重布线层400或导电元件200的材料及形成方法可为相同或不同。在一些实施例中，第一导电层710可包括黑银、黑铜、黑镍、黑锌、其他合适的低反射导电材料或其组合，然本公开不限于此。在一些实施例中，第一导电层710可包括透明导电氧化物。在一些实施例中，可进一步形成有机保焊(organic solderability preservative osp)层(未显示)在第一导电层710上，以保护设置在有机保焊层下方的第一导电层710免于氧化、硫化或遭受污染。
[0111]
参照图10a及图10b，其分别是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图及俯视示意图。其中，图10a是根据图10b中的线段aa’获取的剖面图。如图10a所示，在一些实施例中，形成第二导电层720在重布线层400上。在一些实施例中，第二导电层720的可见光反射率大于第一导电层710的可见光反射率。在一些实施例中，设置第一导电层710在重布线层400的一部分上，且设置第二导电层720在重布线层400的剩余部分上。换句话说，可通过第一导电层710及第二导电层720两者完全覆盖重布线层400的顶表面。
[0112]
在一些实施例中，第二导电层720对于可见光的反射率大于70％。举例而言，第二导电层720对于可见光的反射率大于70％、75％、80％、85％、90％、95％、99％或前述数值之间的任意数值，然本公开不限于此。因此，在第二导电层720具有较高反射率的情况下，能够更容易被诸如自动光学检测(automated optical inspection)仪的光学感测装置感测，进
而提升光学感测装置的感测灵敏度。因此，第二导电层720可作为后续对组接合工艺中的定位件，从而增加对组接合工艺的准确度。换句话说，通过设置第二导电层720，能够提升工艺裕度与可靠性。
[0113]
在一些实施例中，第二导电层720与第一导电层710的面积比值(第二导电层720的面积/第一导电层710)可为0.01、0.03、0.05、0.1、0.15、0.2或前述数值之间的任意数值，然本公开不限于此。在一些实施例中，重布线层400的顶表面受到第二导电层720覆盖的面积与重布线层400的顶表面受到第一导电层710覆盖的面积的比值(受到第二导电层720覆盖的面积/受到第一导电层710覆盖的面积)可为0.01、0.03、0.05、0.1、0.15、0.2或前述数值之间的任意数值，然本公开不限于此。因此，在搭配使用第一导电层710及第二导电层720的情况下，能显著降低噪声光的干扰且同时提升对组接合工艺的准确度。
[0114]
在一些实施例中，第二导电层720与第一导电层710、重布线层400或导电元件200的材料及形成方法可为相同或不同。在一些实施例中，第二导电层720可包括与后续形成的发光二极管单元的接触物(诸如，图11所示接触物810)具有良好相容性的材料，以提升封装结构的可靠性。在一些实施例中，第一导电层710的反射率小于第二导电层720的反射率，且第二导电层720与发光二极管单元的接触物之间的相容性高于第一导电层710与发光二极管单元的接触物之间的相容性。
[0115]
在一些实施例中，第二导电层720、第一导电层710、遮光层600设置在相同层上及/或相同层中。因此，能够通过第一导电层710及遮光层600共同达到减少漏光或噪声光干扰的问题；能够通过第一导电层710及第二导电层720共同提供介于重布线层400及后续形成的发光二极管单元之间的电性连接；及/或能够通过第二导电层720提升对组接合工艺的准确度。在一些实施例中，第二导电层720的顶表面、第一导电层710的顶表面与遮光层600的顶表面实质上共平面。在一些实施例中，第二导电层720、第一导电层710与遮光层600可直接接触。
[0116]
参照图11，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，形成具有接触物810的发光二极管单元800在导电层700上，以使发光二极管单元800与导电层700电性连接。在一些实施例中，接触物810可为发光二极管单元800的导电垫(pad)，并通过接触物810使发光二极管单元810与其他部件电性连接。在一些实施例中，接触物810与导电层700电性连接。举例而言，接触物810与第一导电层710及/或第二导电层720直接接触。在一些实施例中，发光二极管单元800是像素单元，且所述像素单元包括不同颜色的子像素单元。在一些实施例中，发光二极管单元800可包括红光发光元件、绿光发光元件、蓝光发光元件或其任意组合。举例而言，发光二极管单元800可包括红光发光元件、绿光发光元件及蓝光发光元件。
[0117]
参照图12，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，形成第三介电层900于发光二极管单元800的顶表面及侧表面上。在一些实施例中，第三介电层900围绕发光二极管单元800。在一些实施例中，第三介电层900与第一介电层300及/或第二介电层500的材料及形成方法可为相同或不同。在一些实施例中，第三介电层900可包括模塑材料。
[0118]
参照图13，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构1的剖面示意图。在一些实施例中，执行移除工艺，以移除载板100、图案化光刻胶层110及
粘着层120，以暴露导电元件200的底表面，从而获得封装结构1。在一些实施例中，移除工艺可对应于粘着层120的材料。举例而言，在粘着层120为热解胶时，移除工艺可为加热工艺，或者在粘着层120为紫外光解胶时，移除工艺可为紫外光照射工艺。
[0119]
参照图14，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。在一些实施例中，提供目标基板ts，并执行对组接合工艺，以通过经暴露的导电元件200，使发光二极管单元800与目标基板ts电性连接。在一些实施例中，目标基板ts与载板100的材料可为相同或不同。
[0120]
举例而言，在一些实施例中，重布线层400可包括或可为锡、铜、金、银、镍、铟、铂、钯、铱、钛、铬、钨、铝、钼、钛、镁、锌、其合金或其化合物，且第一导电层710可包括或可为黑银、黑铜、黑镍或黑锌，因此第一导电层710可降低设置于第一导电层710下方的重布线层400的反射率。在此实施例中，目标基板ts可选用黑色基板，从而进一步降低反射率。在此实施例中，可设置第二导电层720，来提升导电层700与发光二极管单元800的接触物810之间的相容性。
[0121]
举例而言，在另一些实施例中，重布线层400可包括或可为诸如氧化铟锡、氧化锑锌、氧化锡、氧化锌、氧化铟锌、氧化铟镓锌、氧化铟锡锌、氧化锑锡、其他合适的透明导电材料或其组合的透明导电氧化物，且目标基板ts可选用黑色基板。因此，可通过透明导电氧化物搭配黑色基板来降低反射率。在此实施例中，第一导电层710可为或可包括前述透明导电氧化物，或者可省略第一导电层710。在此实施例中，导电元件200也可包括或可为前述透明导电氧化物。在此实施例中，可设置第二导电层720，来提升导电层700与发光二极管单元800的接触物810之间的相容性。
[0122]
参照图15，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构2的剖面示意图。如图15所示，在一些实施例中，第一导电垫210与第二导电垫220可具有不同的形状及/或尺寸。在一些实施例中，当第二导电垫220的第二导电膜的底表面的面积等于第二导电块的顶表面的面积，第二导电垫220可具有矩形剖面，以提升第二导电垫220与目标基板对组接合的工艺裕度。
[0123]
参照图16，其是根据本公开的一些实施例，显示在制造方法中的各阶段的封装结构3的剖面示意图。如图16所示，在一些实施例中，第二导电垫220可具有阶梯形(step-shape)剖面，以提升第二导电垫220与目标基板对组接合的接合强度。详细而言，由于第二导电垫220的表面积增加，因此能增加摩擦力及接合面积，从而提升接合强度。在另一些实施例中，第一导电垫210及/或第二导电垫220可具有t形(t-shape)剖面或其他合适的多边形剖面。
[0124]
参照图17至图19，其分别是根据本公开的另一些实施例，显示在制造方法中的各阶段的封装结构4的剖面示意图。由于图17至图19所示内容类似于图1至图6、图7a、图7b、图8a、图8b、图9a、图9b、图10a、图10b及图11至图14所示内容，因此相同或相似的元件或描述不再加以赘述。
[0125]
如图17所示，在一些实施例中，提供第二掩膜层112在光刻胶层110上，以图案化光刻胶层110。在一些实施例中，第二掩膜层112是干涉型掩膜(gray tone mask)。具体而言，因为第二掩膜层112产生的干涉与绕射效应，会造成曝光能量不均，使得光刻胶层110的顶表面受到不同的曝光能量。因此，在曝光之后，图案化光刻胶层110的图案高度不相同而具
有特定图案，进而能对应形成具有特定形状的导电元件200。如图18所示，在一些实施例中，第一导电垫210的第一导电块210b及第二导电垫220的第二导电块220b可具有三角形剖面。如图19所示，可获得封装结构4。
[0126]
参照图20，其分别是根据本公开的另一些实施例，显示在制造方法中的各阶段的封装结构5的剖面示意图。在一些实施例中，第一导电垫210及第二导电垫220可具有半圆形剖面。在另一些实施例中，第一导电垫210及第二导电垫220可具扇形剖面、平台形、圆弧形、水滴形、矩形(例如，在第一方向d1的边长大于在第三方向d3上的边长的长方形，或者在第一方向d1的边长小于在第三方向d3上的边长的长方形)或其他合适的剖面。在一些实施例中，第一导电块210b及第二导电块220b可为金字塔形、锥形、钻头形或其他合适的形状。
[0127]
参照图21至图24，其分别是根据本公开的另一些实施例，显示在制造方法中的各阶段的封装结构的剖面示意图。其中，图21可为介于图4及图5之间所执行的进一步工艺，或者图21可为继续图18而执行的工艺。
[0128]
如图21所示，在一些实施例中，形成牺牲元件310于粘着层120上。在一些实施例中，牺牲元件310可相邻导电元件200设置。在一些实施例中，牺牲元件310可为或包括光刻胶材料或任何能够与粘着层120一起移除的材料。在一些实施例中，在第三方向d3上，牺牲元件310可具有第一高度h1。在一些实施例中，在第一方向d1上，牺牲元件310可具有第一宽度w1。据此，牺牲元件310的第一高度h1及第一宽度w1可对应于后续形成的凹部(诸如，图26所示的凹部320)的高度与宽度。在一些实施例中，在第一方向d1上，牺牲元件310可设置于导电元件200的一侧，然本公开不限于此。在另一些实施例中，在第一方向d1上，牺牲元件310可设置于导电元件200的两侧。另一些实施例中，牺牲元件310可环绕导电元件200。在一些实施例中，牺牲元件310可进一步包括不连续的多个部分(未显示)。因此，后述的第二定位件(诸如，后续图25中的第二定位件920)可实质上具有与牺牲元件310对应的形状。
[0129]
如图22所示，在一些实施例中，继续执行如图5所示的工艺。在一些实施例中，形成第一介电层300在牺牲元件310及导电元件200上。第一介电层300可覆盖牺牲元件310的顶表面及侧表面及导电元件200的顶表面及侧表面。
[0130]
如图23所示，在一些实施例中，继续执行后续工艺。在一些实施例中，依序形成重布线层400、第二介电层500、遮光层600、导电层700、发光二极管单元800及第三介电层900。
[0131]
如图24所示，在一些实施例中，形成第一定位件910在第三介电层900上。在一些实施例中，第一定位件910可为或包括光刻胶材料。在一些实施例中，由于第一定位件910可形成于第三介电层900上，因此作为封装结构6在第三方向d3上的定位件，而使得封装结构6能以特定方向对组接合于目标基板上。在一些实施例中，在第一定位件910与第三介电层900之间可进一步设置缓冲层(未显示)，以提升第一定位件910与第三介电层900之间的相容性。接着，在一些实施例中，执行移除工艺，以移除载板100、图案化光刻胶层110、粘着层120及牺牲元件310，从而形成凹部320(参照图26)在第一介电层300的底表面上。
[0132]
在一些实施例中，在第三方向d3上，导电元件200的底表面到第三介电层900的顶表面之间具有第二高度h2，且在第一方向d1上，第三介电层900具有第二宽度w2。在一些实施例中，在第三方向d3上，第一定位件910具有第三高度h3，且在第一方向d1上，第一定位件910具有第三宽度w3。
[0133]
在一些实施例中，第三宽度w3与第二宽度w2的比值(第三宽度w3/第二宽度w2)可
大于0.32且小于0.71。举例而言，第三宽度w3与第二宽度w2的比值可为0.33、0.35、0.4、0.5、0.6、0.65、0.7、0.71或前述数值之间的任意数值，然本公开不限于此。在一些实施例中，第三高度h3与第二高度h2的比值(第三高度h3/第二高度h2)可大于0.1且小于1。举例而言，第三高度h3与第二高度h2的比值可为0.11、0.15、0.2、0.4、0.6、0.8、0.95、0.99或前述数值之间的任意数值，然本公开不限于此。在一些实施例中，当第三宽度w3与第二宽度w2的比值不大于0.32及/或第三高度h3与第二高度h2的比值不大于0.1时，第一定位件910的体积过小故难以达成定位的功能，而导致封装结构6虽然与目标基板接触但无法有效地电性接合。在一些实施例中，当第三宽度w3与第二宽度w2的比值不小于0.71及/或第三高度h3与第二高度h2的比值不小于1时，第一定位件910的体积过大从而提升工艺成本，且使得封装结构的厚度提升，而不利于微缩化应用。此外，调整第三宽度w3与第二宽度w2的比值及/或第三高度h3与第二高度h2的比值，以使得封装结构更容易滚动而利于执行流体转移工艺。
[0134]
参照图25，其是根据本公开的另一些实施例，显示目标基板ts的剖面示意图。举例而言，目标基板ts可为显示器基板(display substrate)、印刷电路板(printed circuit board，pcb)、其他合适的基板或其组合。如图25所示，在一些实施例中，提供目标基板ts。在一些实施例中，目标基板ts可进一步包括连接元件，所述连接元件包括第一连接元件c1、第二连接元件c2及其他连接元件(诸如，后续图37所示的第三连接元件c3及第四连接元件c4)，以使连接元件与导电元件200电性连接。在一些实施例中，第一连接元件c1及第二连接元件c2与导电元件200的材料及形成方法可为相同或不同。在一些实施例中，目标基板ts可进一步包括用于容置封装结构6的沟槽930，且第一连接元件c1及第二连接元件c2设置于沟槽930的底表面上。
[0135]
在一些实施例中，目标基板ts进一步包括具有对应于凹部320的第二定位件920。在一些实施例中，第二定位件920可设置于沟槽930中。在一些实施例中，可通过蚀刻及/或沉积工艺来形成第二定位件920。在一些实施例中，第二定位件920与目标基板ts的材料可为相同或不同。在一些实施例中，在第三方向d3上，第二定位件920可具有第四高度h4。据此，第二定位件920的第四高度h4可实质上相同于牺牲元件310的第一高度h1。在一些实施例中，第二定位件920设置于第一连接元件c1上。在一些实施例中，依据使用需求，目标基板ts中的沟槽930可提供为多个，以容置多个封装结构6。在一些实施例中，多个沟槽930可以矩阵方式设置于目标基板ts的顶表面上。在此实施例中，第二定位件920可提供为多个，且多个第二定位件920中的每一个可分别设置于多个沟槽930中的每一个中。
[0136]
需特别说明的是，在本公开中，由于目标基板ts上的第一连接元件c1及第二连接元件c2具有特定电极极性(诸如，阴极/阳极)，因此需要与封装结构6中的导电元件200中的特定导电垫接合，才能够正常地使用。因此，本公开通过设置特定导电垫、凹部320、第一定位件910及第二定位件920来正确地执行对组接合工艺。详细内容如下文所述。
[0137]
参照图26，其是根据本公开的另一些实施例，显示包括封装结构6的显示装置6’的剖面示意图。如图26所示，在一些实施例中，使封装结构6与目标基板ts对组接合，而获得显示装置6’。在一些实施例中，可通过执行流体转移(fluidic mass transfer)工艺或其他合适的面板级封装(panel-level packaging，plp)工艺来对组接合封装结构6与目标基板ts。在一些实施例中，流体转移工艺可使用具有特定流速及液体密度的悬浮液提供封装结构6驱动力。在一些实施例中，使含有一或多个封装结构6的悬浮液流过目标基板ts的顶表面，
从而设置封装结构6于目标基板ts的沟槽930中。在一些实施例中，目标基板ts的第二定位件920与封装结构6中的第一介电层300上的凹部320接合。在一些实施例中，第二定位件920与凹部320可直接接触。因此，第二定位件920可使得目标基板ts与封装结构6以正确的电极极性接合。然而，若封装结构6在第一方向d1或第二方向d2上旋转，则第二定位件920会阻挡封装结构6，使得封装结构6无法接合至目标基板ts上。如图26所示，在一些实施例中，相较于发光二极管单元800，第一定位件910可远离目标基板ts的第二定位件920，使得目标基板ts与封装结构6以正确的电极极性接合。是以，第一定位件910及/或第二定位件920可提升对组接合工艺的良率。以下详细描述流体转移工艺。
[0138]
参照图27及图28，其分别是根据本公开的另一些实施例，显示使用悬浮液940执行封装结构6的流体转移工艺的各阶段的剖面示意图。其中，图27及图28显示封装结构6尚未正确地对组接合至目标基板ts的情况。为了便于说明，图27及图28中仅显示目标基板ts具有单一沟槽930，且仅显示单一封装结构6，然本公开不限于此。
[0139]
如图27所示，在一些实施例中，流体转移工艺是使得含有封装结构6的悬浮液940流过目标基板ts的顶表面，以通过悬浮液940来推动封装结构6。在一些实施例中，悬浮液940是使得封装结构6悬浮在其中的液体。在一些实施例中，当封装结构6以第一定位件910的顶表面接触到目标基板ts的顶表面时，悬浮液940会使得封装结构6沿着目标基板ts的顶表面滚动。因此，封装结构6可沿着第一方向d1及第二方向d2所形成的平面在目标基板ts上滚动，直到掉入目标基板ts的多个沟槽930中的任一个沟槽930中。换句话说，由于封装结构6具有第一定位件910，所以第一定位件910有助于封装结构6进行滚动。
[0140]
如图28所示，在一些实施例中，在流体转移工艺中，若封装结构6滚动到使得第一定位件910朝向及/或接触目标基板ts的第二定位件920，则第一定位件910会阻挡封装结构6与目标基板ts的接合，使得封装结构6无法接合至目标基板ts上。此外，由于第一定位件910可使得封装结构6与目标基板ts之间的空间更大(或是，相隔更远)，有助于悬浮液940流至封装结构6与目标基板ts之间，来提供封装结构6继续滚动的驱动力。因此，封装结构6在悬浮液940的推动下，会再往邻近的沟槽930滚动，并进一步进行对组接合。举例而言，悬浮液940可使封装结构6持续滚动，直至封装结构6正确地对组接合于目标基板ts上。是以，第一定位件910可提升对组接合工艺的良率。
[0141]
参照图29及图30，其分别是根据本公开的另一些实施例，显示封装结构7及8的剖面示意图。如图29所示，第三高度h3与第二高度h2的比值为大约0.15。如图30所示，第三高度h3与第二高度h2的比值为大约0.95。在一些实施例中，本公开所述的封装结构1至封装结构8中的任一者或其任意组合可与目标基板ts接合，而分别获得对应的显示装置。
[0142]
参照图31至图33，其分别是根据本公开的另一些实施例，显示封装结构俯视示意图。如图31所示，在一些实施例中，以俯视图观察时，第一定位件910具有第一面积a1，第三介电层900具有第二面积a1，且第一面积a1与第二面积a2的比值(第一面积a1/第二面积a2)可大于0.1且小于0.5。举例而言，第一面积a1与第二面积a2的比值可为0.11、0.15、0.2、0.25、0.3、0.35、0.4、0.45、0.49或前述数值之间的任意数值，然本公开不限于此。在一些实施例中，当第一面积a1与第二面积a2的比值不大于0.1时，第一定位件910的体积过小，故难以达成定位的功能及/或难以提供封装结构6继续滚动的驱动力，而降低对组接合工艺的良率。在一些实施例中，当第一面积a1与第二面积a2的比值不小于0.5时，第一定位件910的体
积过大从而提升工艺成本。图31至图33分别显示第一面积a1与第二面积a2的比值为大约0.11、0.3及0.49的实施例。
[0143]
参照图34至图36，其分别是根据本公开的另一些实施例，显示封装结构俯视示意图。如图34所示，在一些实施例中，第一导电垫210至第四导电垫240可具有不同形状及尺寸。在一些实施例中，第二导电垫220至第四导电垫240为相同尺寸的圆形，且第一导电垫210为尺寸大于第二导电垫220的方形。如图35所示，在一些实施例中，第一导电垫210至第四导电垫240中的每一个的尺寸及形状不同。如图36所示，在一些实施例中，第一导电垫210至第四导电垫240中的每一个的形状相同，然而尺寸不同。
[0144]
参照图37及图38，其分别是根据本公开的另一些实施例，显示封装结构俯视示意图。其中，图37显示使封装结构与目标基板ts以正确的电极极性对组接合的俯视图，而图38则显示使封装结构与目标基板ts以错误的电极极性无效地对组接合的俯视图。如图37所示，当第一定位件910远离目标基板ts的沟槽930，且第二定位件920与凹部320对应设置时，第一导电垫210至第四导电垫240分别与第一连接元件c1至第四连接元件c4电性连接。如图38所示，当第二定位件920与凹部320未对应设置时，第一导电垫210至第四导电垫240不能以正确的电极极性与第一连接元件c1至第四连接元件c4电性连接。
[0145]
综上所述，根据本公开的一些实施例，提供一种包括具有较低反射率的第一导电层的封装结构，来提升封装结构中的发光二极管单元的光学特性。举例而言，第一导电层可降低来自外界光线或是来自发光二极管单元发出的光线而产生的反射光或折射光造成的噪声。此外，根据本公开的一些实施例，通过设置具有较高反射率的第二导电层，来提升对组接合发光二极管单元的准确度。举例而言，由于对组接合工艺可搭配光学感测器来提升准确度，所以在第二导电层能作为光学定位点的情况下，能够提升对组接合工艺的可靠性及工艺裕度。
[0146]
再者，根据本公开的一些实施例，通过调整封装结构的导电元件的尺寸、形状、面积、排列方式等参数，来增加封装结构的接合强度。另外，根据本公开的一些实施例，通过设置第一定位件在封装结构的顶表面上及/或通过设置凹部在第一介电层上，从而与目标基板的第二定位件对应设置，来增加平面方向(诸如，由第一方向d1及第二方向d2形成的平面)的可靠性，进而提升封装结构执行流体转移工艺的良率。
[0147]
本公开实施例之间的部件只要不违背发明构思或相冲突，均可任意混合搭配使用。此外，本公开的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域中的普通技术人员可从本公开揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施实质上相同功能或获得实质上相同结果皆可根据本公开使用。因此，本公开的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。本公开的任一实施例或权利要求不须达成本公开所公开的全部目的、优点及/或特点。
[0148]
以上概述数个实施例，以便本领域中的普通技术人员可以更理解本公开实施例的观点。本领域中的普通技术人员应该理解的是，能以本公开实施例为基础，设计或修改其他工艺与结构，以达到与在此介绍的实施例相同的目的及/或优势。本领域中的普通技术人员也应该理解的是，此类等效的工艺与结构并无悖离本公开的构思与范围，且能在不违背本公开的构思与范围之下，做各式各样的改变、取代与替换。