非易失性存储器件及包括其的存储装置的制作方法

非易失性存储器件及包括其的存储装置
1.相关申请的交叉引用
2.本技术基于并要求于2021年8月4日在韩国知识产权局提交的韩国专利申请no.10-2021-0102666的优先权，该申请的公开内容通过引用整体地并入本文。
技术领域
3.本发明构思涉及一种半导体器件，并且更具体地，涉及一种使用晶片到晶片接合的三维(3d)存储装置。


背景技术：

4.为了在系统中存储由主机使用的数据或指令和/或为了执行计算操作，包括半导体芯片的系统广泛地使用动态随机存取存储器(dram)作为系统的工作存储器或主存储器，并且使用存储装置作为存储介质。存储装置可以包括非易失性存储器。随着存储装置的容量增加，非易失性存储器的堆叠在衬底上的存储单元和字线的数目增加，并且存储在存储单元中的数据的位数也增加。为了提高存储器的存储容量和集成度，正在研究开发具有3d结构的存储单元的堆叠的非易失性存储器件(例如，3d nand闪速存储器)。更具体地，对研究能够通过使用3d nand闪速存储器来稳定地执行实时处理并且处理大量快速数据的存储装置的需求不断增加。


技术实现要素：

5.本发明构思提供一种使用晶片到晶片接合的三维存储装置。
6.根据实施例，提供了一种非易失性存储器件，所述非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路，其中所述外围电路区域被布置在所述第一衬底的第一表面上；以及第二芯片，所述第二芯片包括第二衬底和非易失性存储单元的三维阵列，其中所述三维阵列被布置在所述第二衬底的第一表面上，所述第二芯片垂直堆叠在所述第一芯片上，使得所述第一衬底的所述第一表面面对所述第二衬底的所述第一表面，其中，所述第二芯片还包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
7.根据实施例，提供了一种存储装置，所述存储装置包括：非易失性存储器件，所述非易失性存储器件包括非易失性存储单元；以及存储器控制器，所述存储器控制器被配置为控制所述非易失性存储器件。所述非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路，其中所述外围电路区域被布置在所述第一衬底的第一表面上；以及第二芯片，所述第二芯片包括第二衬底和所述非易失性存储单元的三维阵列，其中所述三维阵列被布置在所述第二衬底的第一表面上，所述第二芯片垂直堆叠在所述第一芯
片上，使得所述第一衬底的所述第一表面面对所述第二衬底的所述第一表面。所述存储器控制器包括：第三芯片，所述第三芯片包括第三衬底和控制电路区域，所述控制电路区域包括被配置为设置并改变所述非易失性存储器件的操作条件的第一电路，其中所述控制电路区域被布置在所述第三衬底的第一表面上，并且，所述第二芯片还包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的所述操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
8.根据实施例，提供了一种存储装置，所述存储装置包括：非易失性存储器件，所述非易失性存储器件包括非易失性存储单元；以及存储器控制器，所述存储器控制器被配置为控制所述非易失性存储器件。所述非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路，其中所述外围电路区域被布置在所述第一衬底的第一表面上；以及第二芯片，所述第二芯片包括第二衬底和所述非易失性存储单元的三维阵列，其中所述三维阵列被布置在所述第二衬底的第一表面上，所述第二芯片垂直堆叠在所述第一芯片上，使得所述第一衬底的所述第一表面面对所述第二衬底的所述第一表面，其中包括所述存储器控制器所包括的电路中的至少一个的控制电路区域形成在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
附图说明
9.根据结合附图进行的以下详细描述，将更清楚地理解本发明构思的实施例，在附图中：
10.图1是根据实施例的存储装置的框图；
11.图2是根据实施例的存储装置的非易失性存储器(nvm)器件的框图；
12.图3是根据实施例的nvm器件的结构的图；
13.图4是根据实施例的nvm器件的存储块的电路图；
14.图5图示了表示图4中的存储单元mc的阈值电压分布的偏移的曲线图；
15.图6是根据实施例的通过使用三维(3d)晶片到晶片接合来实现存储装置的第一示例的图；
16.图7a和图7b是根据实施例的通过使用三维(3d)晶片到晶片接合来实现图1的存储装置的第二示例的图；
17.图8是根据实施例的通过使用三维(3d)晶片到晶片接合来实现存储装置的第三示例的图；
18.图9是根据实施例的通过使用三维(3d)晶片到晶片接合来实现存储装置的第四示例的图；
19.图10是根据实施例的通过使用三维(3d)晶片到晶片接合来实现存储装置的第五示例的图；
20.图11是包括根据实施例的存储装置的系统的图；以及
21.图12是包括根据实施例的存储装置的数据中心的图。
具体实施方式
22.图1是根据实施例的存储装置100的框图。
23.参考图1，存储装置100可以包括存储器件110和存储器控制器120。在本实施例中，图示了存储装置100中包括的多个示意硬件组件，但是实施例不限于此，并且其他配置也是可能的。存储器控制器120可以响应于来自主机的写入请求而控制存储器件110以向其写入数据，或者可以响应于来自主机的读取请求而控制存储器件110以读取存储在其中的数据。
24.在一些实施例中，存储装置100可以包括嵌入在电子设备中的内部存储器。例如，存储装置100可以包括嵌入式通用闪存(ufs)存储器件、嵌入式多媒体卡(emmc)或固态硬盘(ssd)。在一些实施例中，存储装置100可以包括可从电子设备拆卸的外部存储器。例如，存储装置100可以包括通用闪存(ufs)存储卡、紧凑闪存(cf)卡、安全数字(sd)卡、微型sd卡、迷你sd卡、极限数字(xd)卡和记忆棒中的至少一种。
25.存储器件110可以根据存储器控制器120的控制来执行写入操作、读取操作等。存储器件110可以经由输入/输出线从存储器控制器120接收命令和地址，并且向存储器控制器120发送用于写入操作的数据和/或从存储器控制器120接收用于读取操作的数据。另外，存储器件110可以经由控制线接收控制信号。存储器件110可以包括控制逻辑电路114和存储单元阵列116。
26.控制逻辑电路114通常可以控制存储器件110的各种操作。控制逻辑电路114可以从存储器控制器120接收命令和地址，并且可以根据接收到的命令/地址来生成用于控制存储器件110的组件的控制信号。例如，控制逻辑电路114可以通过使用控制信号将数据存储在存储单元阵列116中，或者可以读取存储在存储单元阵列116中的数据并且将所读取的数据输出到存储器控制器120。
27.存储单元阵列116可以包括多个存储单元。例如，多个存储单元可以包括闪速存储单元。然而，实施例不限于此，并且存储单元可以包括电阻式随机存取存储器(ram)(rram)单元、铁电ram(fram)单元、相变ram(pram)单元、晶闸管ram(tram)单元和磁性ram(mram)。在下文中，主要针对存储单元包括nand闪速存储单元的实施例来描述本发明构思的实施例。因此，可以将存储器件110称为非易失性存储器(nvm)器件。
28.存储单元阵列116可以包括第一存储块blk1至第z存储块blkz(其中，z是大于或等于2的整数)，并且第一存储块blk1至第z存储块blkz均可以包括多个页面。存储单元阵列116可以包括具有多个单元串的三维(3d)存储单元阵列，将参考图3和图4更详细地提供其描述。
29.存储器控制器120可以包括主机接口121、存储器接口122、中央处理单元(cpu)123、ram 124、存储器管理部件(mmu)125和纠错码(ecc)处理单元126。
30.主机接口121可以从主机接收对存储器操作的请求。例如，主机接口121可以从主机接收对读取和/或写入数据的各种请求，并且响应于此，主机接口121可以生成用于nvm器件110的存储器操作的各种内部信号。例如，主机接口121可以被配置为经由诸如以下各种接口协议中的至少一种与主机进行通信：高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机系统接口(scsi)、串行附连scsi(sas)、外围组件互连(pci)、快速pci(pci-e)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)和紧凑闪存(cf)卡。
31.存储器接口122可以提供存储器控制器120与nvm器件110之间的接口，并且例如，可以经由存储器接口122向nvm器件110发送写入数据和从nvm器件110接收读取数据。另外，存储器接口122可以向nvm器件110提供命令和地址，以及可以从nvm器件110接收各条信息并且将各条信息提供给存储器控制器120。
32.cpu 123可以被配置为控制存储器控制器120的整体操作，并且ram124可以被用作工作存储器。cpu 123可以通过运行加载在ram 124中的固件来控制存储器控制器120的整体操作。ram 124可以被实现为各种存储器，并且例如被实现为高速缓存存储器、动态ram(dram)、静态ram(sram)、pram和闪速存储器件中的至少一种。在下文中，主要针对包括sram的实施例来描述ram 124。
33.cpu 123可以被配置为利用诸如存储在mmu 125中的闪存转换层(ftl)的固件。mmu 125可以由cpu 123运行以便控制或管理nvm器件110的性能和可靠性，并且可以存储可升级的代码。ftl可以用于管理表示主机的逻辑地址与nvm器件110的物理地址之间的关系的映射信息。然而，ftl的作用不限于此。例如，由于nvm器件110的损耗均衡管理、坏块管理和意外断电，ftl可以用于控制数据保存管理等。
34.为了支持ftl的各种功能，mmu 125可以基于nvm器件110的劣化状态，包括存储程序代码的人工神经网络，该人工神经网络推断访问第一存储块blk1至第z存储块blkz中的每一个存储块的操作条件。nvm器件110可能因随用户的使用模式、使用环境等而定的各种原因而劣化。mmu 125可以存储nvm器件110的劣化信息。劣化信息可以包括编程/擦除(p/e)循环(program/erase cycle)数、擦除计数、编程计数、读取计数、损耗水平计数、使用时间(elapse time)、工作温度等。
35.mmu 125可以通过使用人工神经网络模型改变nvm器件110的操作条件来解决劣化。例如，可以基于平均使用模式和使用环境在存储装置100中提前设置要由mmu 125改变的操作条件。另外，mmu 125可以通过监测nvm器件110的劣化状态来根据劣化水平改变操作条件。mmu125可以包括专用于运行或学习人工神经网络模型的深度学习机。
36.作为示例，mmu 125可以基于劣化信息生成包括要施加到nvm器件110的第一存储块blk1至第z存储块blkz中的每一个存储块的最佳读取电平(图5中的vr1-vr15或vr1
’‑
vr15’)的训练数据，并且将所生成的训练数据存储在ram 124中。cpu 123可以基于训练数据更新人工神经网络模型的权重和偏差。可以根据各种劣化条件(例如，保持时间、读取次数或者保持时间和读取次数的各种组合)，来更新人工神经网络模型的权重和偏差。人工神经网络模型可以接收训练数据的输入数据，并且可以重复输出最佳读取电平(vr1-vr15或vr1
’‑
vr15’)。此后，存储装置100可以通过将最佳读取电平(vr1-vr15或vr1
’‑
vr15’)施加到nvm器件110中的与来自主机的请求相对应的目标字线来读取数据。
37.ecc处理部件126可以对请求写入nvm器件110的数据和请求从nvm器件110读取的数据执行ecc编码和解码，并且可以检测并纠正数据中的错误。ecc处理部件126可以生成用于纠正向/从nvm器件110收发的数据的故障位或错误位的纠错码。ecc处理部件126可以对被提供给nvm器件110的写入数据执行纠错编码，并且可以配置已添加了奇偶校验位的写入数据。奇偶校验位可以被存储在nvm器件110中。另外，ecc处理部件126可以对nvm器件110输出的读取数据执行纠错解码。ecc处理部件126可以获得已经通过使用奇偶校验位对通过读取操作读取的读取数据纠正了错误的ecc数据。ecc处理部件126可以通过使用诸如低密度
奇偶校验(ldpc)码、博斯-查的胡里-霍昆格姆(bose-chaudhuri-hocquenghem)(bch)码、turbo码、里德-所罗门(reed-solomon)码、卷积码、递归系统码(rsc)、格构编码调制(tcm)和块编码调制(bcm)的编码调制来纠正错误。
38.图2是根据实施例的存储装置100中的nvm器件110的框图。
39.参考图1和图2，nvm器件110可以包括控制逻辑电路114、存储单元阵列116、电压发生器119、页面缓冲器部件393和行译码器394。nvm器件110还可以包括命令译码器、地址译码器、输入/输出电路等。
40.控制逻辑电路114可以控制nvm器件110中的各种操作模式。控制逻辑电路114可以从存储器控制器120接收命令cmd和/或地址addr。控制逻辑电路114可以基于接收到的命令/地址cmd/addr输出用于对存储单元阵列116执行编程、读取和擦除操作的各种内部控制信号。控制逻辑电路114可以向行译码器394提供行地址r_addr，向页面缓冲器部件393提供列地址c_addr，以及向电压发生器119提供电压控制信号ctrl_vol。
41.控制逻辑电路114可以包括调度器118，该调度器118不仅根据nvm器件110的操作模式来调整对应控制信号的电压电平，而且还控制电压施加时间点和/或电压施加时间段等。可以将调度器118实现为控制nvm器件110的操作特性的微控制器部件(mcu)。调度器118可以控制存储单元阵列116的编程、读取和/或擦除操作条件。
42.存储单元阵列116可以包括第一存储块blk1至第z存储块blkz，并且第一存储块blk1至第z存储块blkz均可以包括多个存储单元。存储单元阵列116可以经由位线bl连接到页面缓冲器部件393，并且可以经由字线wl、串选择线ssl和地选择线gsl连接到行译码器394。
43.在示例实施例中，存储单元阵列116可以包括3d存储单元阵列，并且3d存储单元阵列可以包括多个存储器nand串。每个存储器nand串可以包括各自连接到字线wl的存储单元，这些存储单元被垂直地堆叠在衬底上。
44.页面缓冲器部件393可以包括多个页面缓冲器pbl～pbn(其中，n是大于或等于2的整数)，并且多个页面缓冲器pbl～pbn可以分别经由多条位线bl连接到存储单元。页面缓冲器部件393可以响应于列地址c_addr而选择多条位线bl中的至少一条位线bl。页面缓冲器部件393可以根据操作模式用作写入驱动器或读出放大器。例如，在编程操作期间，页面缓冲器部件393可以向所选位线bl施加与要被编程的数据相对应的位线电压。在读取操作期间，页面缓冲器部件393可以通过感测所选位线bl的电流或电压来感测存储在存储单元中的数据。
45.电压发生器119可以基于电压控制信号ctrl_vol产生用于执行编程、读取和擦除操作的各种类型的电压。例如，电压发生器119可以产生编程电压、读取电压、编程验证电压、擦除电压等作为字线电压vwl。
46.行译码器394可以响应于行地址r_addr选择多条字线wl之一，选择多条串选择线ssl之一，以及选择多条接地选择线gsl之一。例如，在编程操作期间，行译码器394可以向所选字线wl施加编程电压和编程验证电压，并且可以在读取操作期间向所选字线wl施加读取电压。
47.根据nvm器件110的操作模式，与用于选定字线wl的编程电压、编程验证电压和/或读取电压、用于选定块的擦除电压、用于选定位线bl的位线电压等相关的电压电平、电压施
加时间点、电压施加时间段等可以由调度器118控制。调度器118可以与存储器控制器120的mmu 125协同控制nvm器件110的操作条件。
48.图3是根据实施例的nvm器件110的结构的图。
49.参考图3，nvm器件110可以具有芯片到芯片(c2c)结构。c2c结构可以是指通过如下步骤形成的结构：在第一晶片上制造包括单元区域cell的上芯片、在与第一晶片分隔开的第二晶片上制造包括外围电路区域peri的下芯片、然后将上芯片和下芯片彼此接合。这里，接合工艺可以包括将形成在上芯片的最上金属层上的接合金属和形成在下芯片的最上金属层上的接合金属电连接的方法。例如，接合金属可以包括使用cu到cu接合的铜(cu)。然而，本发明构思的实施例不限于此。例如，接合金属也可以是铝(al)或钨(w)。
50.nvm器件110的外围电路区域peri和单元区域cell均可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
51.外围电路区域peri可以包括第一衬底210、层间绝缘层215、设置在第一衬底210上的多个电路元件220a、220b和220c、分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c、以及分别设置在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在示例实施例中，第一金属层230a、230b和230c可以由具有相对高电阻率的钨形成，而第二金属层240a、240b和240c可以由具有相对低电阻率的铜形成。
52.在图3所图示的示例实施例中，尽管示出并描述了仅第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是本发明构思的实施例不限于此。例如，可以在第二金属层240a、240b和240c上方进一步形成一个或更多个附加金属层。设置在第二金属层240a、240b和240c上方的一个或更多个附加金属层的至少一部分可以由铝或电阻率比形成第二金属层240a、240b和240c的铜的电阻率低的另一金属形成。
53.层间绝缘层215可以设置在第一衬底210上并且覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括诸如氧化硅或氮化硅的绝缘材料。
54.下接合金属271b和272b可以在字线接合区域wlba中设置在第二金属层240b上。在字线接合区域wlba中，外围电路区域peri中的下接合金属271b和272b可以电接合到单元区域cell的上接合金属371b和372b。下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜或钨形成。此外，可以将单元区域cell中的上接合金属371b和372b称为第一金属焊盘，可以将外围电路区域peri中的下接合金属271b和272b称为第二金属焊盘。
55.单元区域cell可以包括至少一个存储块。单元区域cell可以包括第二衬底310和公共源极线320。在下文中，单元区域cell将被描述为使得第二衬底310位于单元区域cell的底部。也就是说，在单元区域cell中被设置得相对于第二衬底310更靠近外围电路peri的元件位于第二衬底310上方，而在单元区域cell中距外围电路peri比距第二衬底310远的元件位于第二衬底310下方。在第二衬底310上，多条字线330(例如，包括字线331至338)可以在与第二衬底310的上表面垂直的方向(例如，z轴方向)上堆叠。至少一条串选择线ssl可以被布置在多条字线330的每一条字线上，至少一条接地选择线gsl可以被布置在多条字线330的每一条字线下方。也就是说，多条字线330中的每一条字线可以设置在至少一条串选择线与至少一条接地选择线之间。
56.在位线接合区域blba中，沟道结构chs可以在与第二衬底310的上表面垂直的方向
(例如，z轴方向)上延伸，并且穿过多条字线330、至少一条串选择线和至少一条接地选择线。沟道结构chs可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线接触，而第二金属层360c可以是位线。在示例实施例中，位线360c可以在与第二衬底310的上表面平行的第一方向(y轴方向)上延伸。
57.在图3所图示的示例实施例中，可以将其中设置有沟道结构chs和位线360c的区域称为位线接合区域blba。在位线接合区域blba中，位线360c可以电连接到外围电路区域peri中的包括页面缓冲器393的电路元件220c。位线360c可以连接到单元区域cell中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到与包括页面缓冲器393的电路元件220c连接的下接合金属271c和272c。
58.在字线接合区域wlba中，多条字线330可以在与第二衬底310的上表面平行并与第一方向垂直的第二方向(x轴方向)上延伸，并且可以连接到多个单元接触插塞340(例如，单元接触插塞341至347)。多条字线330和多个单元接触插塞340可以通过设置在沿第二方向延伸不同长度的多条字线330的至少一部分中的焊盘彼此连接。第一金属层350b和第二金属层360b可以顺序地连接到与多条字线330连接的多个单元接触插塞340的上部。在字线接合区域wlba中，多个单元接触插塞340可以通过单元区域cell的上接合金属371b和372b以及外围电路区域peri的下接合金属271b和272b连接到外围电路区域peri。
59.多个单元接触插塞340可以电连接到外围电路区域peri中的形成行译码器394的电路元件220b。在示例实施例中，行译码器394的电路元件220b的工作电压不同于页面缓冲器393中的电路元件220c的工作电压。例如，页面缓冲器393中的电路元件220c的工作电压可以大于行译码器394中的电路元件220b的工作电压。
60.公共源极线接触插塞380可以设置在外部焊盘接合区域pa中。公共源极线接触插塞380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序堆叠在公共源极线接触插塞380的上部。例如，其中设置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以是外部焊盘接合区域pa。
61.第一输入-输出焊盘205和第二输入-输出焊盘305可以设置在外部焊盘接合区域pa中。参考图3，覆盖第一衬底210的下表面的下绝缘膜201可以设置在第一衬底210下方，并且第一输入-输出焊盘205可以设置在下绝缘膜201下方。第一输入-输出焊盘205可以通过第一输入-输出接触插塞203连接到设置在外围电路区域peri中的多个电路元件220a、220b和220c中的至少一者，并且可以通过下绝缘膜201与第一衬底210分隔开。另外，可以在第一输入-输出接触插塞203与第一衬底210之间设置侧绝缘膜以电分隔第一输入-输出接触插塞203和第一衬底210。
62.参考图3，覆盖第二衬底310的上表面的上绝缘膜301可以设置在第二衬底310上，并且第二输入-输出焊盘305可以设置在上绝缘层301上。第二输入-输出焊盘305可以通过第二输入-输出接触插塞303连接到设置在外围电路区域peri中的多个电路元件220a、220b和220c中的至少一者。在示例实施例中，第二输入-输出焊盘305电连接到电路元件220a。
63.根据示例实施例，第二衬底310和公共源极线320未设置在其中设置有第二输入-输出接触插塞303的区域中。换句话说，第二衬底310和公共源极线320在该区域中不在x轴
方向上延伸，使得第二衬底310和公共源极线320不与设置在外部焊盘接合区域pa中的第二输入-输出接触插塞303交叠。另外，第二输入-输出焊盘305在第三方向(z轴方向)上不与字线330交叠。参考图3，第二输入-输出接触插塞303可以在与第二衬底310的上表面平行的方向上与第二衬底310分离，并且可以穿过单元区域cell的层间绝缘层315以连接到第二输入-输出焊盘305。
64.根据示例实施例，可以选择性地形成第一输入-输出焊盘205和第二输入-输出焊盘305。例如，nvm器件110可以仅包括设置在第一衬底210上的第一输入-输出焊盘205或仅包括设置在第二衬底310上的第二输入-输出焊盘305。或者或另外地，nvm器件110可以包括第一输入-输出焊盘205和第二输入-输出焊盘305两者。
65.可以将设置在最上金属层上的金属图案设置为虚设图案，或者在分别包括在单元区域cell和外围电路区域peri中的外部焊盘接合区域pa和位线接合区域blba中的每一者中可以不包括最上金属层。
66.在外部焊盘接合区域pa中，nvm器件110可以包括位于外围电路区域peri的最上金属层中的与形成在单元区域cell的最上金属层中的上金属图案372a相对应的下金属图案273a。下金属图案273a和上金属图案372a可以具有相同的截面形状以便彼此连接。根据实施例，在外围电路区域peri中，形成在外围电路区域peri的最上金属层中的下金属图案273a不连接到接触。类似地，在外部焊盘接合区域pa中，形成在外围电路区域peri的最上金属层中并且具有与外围电路区域peri的下金属图案273a相同的形状的上金属图案372a可以形成在单元区域cell的最上金属层中。
67.下接合金属271b和272b可以在字线接合区域wlba中形成在第二金属层240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属271b和272b可以通过cu到cu接合电连接到单元区域cell的上接合金属371b和372b。
68.此外，在位线接合区域blba中，单元区域cell中的上金属图案392可以对应于外围电路区域peri的最上金属层中的下金属图案252。上金属图案392和下金属图案252可以具有相同的截面形状。在实施例中，可以不在形成在单元区域cell的最上金属层中的上金属图案392上形成接触。
69.在示例实施例中，对应于形成在单元区域cell和外围电路区域peri中的一者的最上金属层中的金属图案，与金属图案具有相同截面形状的加强金属图案可以形成在单元区域cell和外围电路区域peri中的另一者的最上金属层中。在实施例中，可以不在加强金属图案上形成接触。
70.图4是根据实施例的存储块的电路图。图4所图示的存储块将第一存储块blk1图示为参考图2描述的第一存储块blk1至第z存储块blkz的一个示例。在下文中，以第一存储块blk1为例详细地描述实施例。第一存储块blk1可以表示在衬底上以3d结构形成的3d存储块。包括在第一存储块blk1中的多个存储单元串可以形成在与衬底垂直的方向d1上。
71.参考图4，第一存储块blk1可以包括nand串ns11至ns33、字线wl1至wl8、位线bl1至bl3、接地选择线gsl1至gsl3、串选择线ssl1至ssl3和公共源线csl。在图4中，nand单元串ns11至n33中的每一个被图示为包括分别连接到八条字线wl1至wl8的八个存储单元mc1至mc8，但是实施例不限于此。
72.每个nand单元串(例如，ns11)可以包括彼此串联连接的串选择晶体管sst、多个存
储单元mc和接地选择晶体管gst。串选择晶体管sst可以连接到串选择线ssl1。多个存储单元mc可以连接到分别与其相对应的字线wl1至wl8。接地选择晶体管gst可以连接到与其相对应的接地选择线gsl1。串选择晶体管sst可以连接到与其对应的位线bl1至bl3，并且接地选择晶体管gst可以连接到公共源极线csl。
73.根据实施例，在每个单元串中，可以在串选择晶体管sst与存储单元mc之间设置一个或更多个虚设存储单元。在每个单元串中，可以在接地选择晶体管gst与存储单元mc之间设置一个或更多个虚设存储单元。在每个单元串中，可以在存储单元mc之间设置一个或更多个虚设存储单元。虚设存储单元可以具有与存储单元mc相同的结构，并且可以不被编程(例如，被禁止编程)或者可以与存储单元mc不同地被编程。例如，当存储单元mc被编程为具有两个或更多个阈值电压分布时，虚设存储单元可以被编程为具有一个阈值电压分布范围或具有的阈值电压分布的数目比存储单元mc的阈值电压分布的数目少。
74.图5图示了表示图4中的存储单元mc的阈值电压分布的偏移的曲线图。在图5中，曲线图g1和g2中的每一者可以表示第一存储块blk1(例如，连接到第一字线的存储单元mc)中的某条字线的阈值电压的分布。横轴可以表示存储单元mc的阈值电压，纵轴可以表示单元计数，即，存储单元mc的数目。
75.参考图5，可以将一个或更多个位编程在连接到第一字线的存储单元中。根据存储在存储单元中的位数，可以将存储单元分为单级单元(single-level cell，slc)、多级单元(mlc)、三级单元(tlc)或四级单元(qlc)。根据存储在存储单元中的位数，存储单元可以具有不同的状态。所述状态可以基于阈值电压的范围来确定。在图5中，存储单元可以是qlc，并且存储单元的阈值电压可以被编程为16种状态或s1至s16之一。
76.为了将数据编程在存储单元中，可以执行多个编程循环，直到根据增量步进脉冲编程(ispp)完成编程为止。随着编程循环增加，可以逐渐增加选定存储单元的编程电压。为了减少编程干扰，编程操作可以具有单元串的上部的存储单元先被编程的编程顺序。在针对选定存储单元的编程循环之前，可以对多个单元串的沟道执行初始化操作或预充电操作。然而，当单元串的上部的存储单元处于编程状态时，与被编程的存储单元相对应的一些沟道被负升压，并且由于被编程的存储单元的高阈值电压，单元串可以包括未完全初始化的沟道。由于这些现象导致的编程干扰问题和/或热载流子注入问题可能明显影响排列在单元串上的存储单元。
77.为了克服这些问题，nvm器件110的调度器118可以与存储器控制器120的mmu 125协同控制编程操作条件。作为示例，可以通过设置向选定字线施加的编程电压和/或读取电压以及向位线和/或源极线施加的预充电电压的电压电平、设置电压施加时间点和/或电压施加时间段、以及控制与以字线为单位对一个存储块进行分类并且管理多个小子块的操作相关的编程操作条件等，来对选定存储单元执行编程操作。
78.在数据被编程在存储单元中之后，在存储单元中可能发生干扰劣化或保持劣化。干扰劣化可以指存储单元的阈值电压由于在存储单元外围发生的编程、读取、擦除、耦合操作等而改变的现象。保持劣化可以指在电荷被捕获在存储单元的电荷捕获层中并且存储单元被编程之后，存储单元的阈值电压可能由于所捕获的电荷随时间推移流出而改变的现象。当在存储单元中发生劣化时，由于存储单元的阈值电压发生改变，所以在使用最初设置的读取电平时可能无法读取存储单元的数据(也就是说，数据损坏)。数据损坏会引起存储
装置100和nvm器件110的可靠性下降。
79.在图5中，当存储单元示出像g1曲线图一样的阈值电压的分布时，用于读取存储在存储单元中的数据的最佳读取电平可以是vr1-vr15。由于劣化，g1曲线图可以发生变为或移动到g2曲线图。当存储单元示出像g2曲线图一样的阈值电压的分布时，用于读取存储在存储单元中的数据的最佳读取电平可以是vr1
’‑
vr15’，而不是vr1-vr15。
80.当与存储器控制器120的mmu 125协同执行读取操作时，nvm器件110的调度器118可以控制读取操作条件。换句话说，为了以改变后的读取电平vr1
’‑
vr15’对连接到第一字线的选定存储单元执行读取操作，可以通过调整目标读取电平和目标产生(develop)时间点并且使用调整后的目标读取电平和调整后的目标产生时间点来对选定存储单元执行读取操作。
81.图6是通过使用3d晶片到晶片接合来实现图1的存储装置100的第一示例的图。
82.结合图1至图3参考图6，在存储装置100a中，nvm器件110a可以包括第一芯片601和第二芯片602，所述第一芯片601包括形成在第一衬底210上的外围电路区域peri，所述第二芯片602包括形成在第二衬底310上的单元区域cell。nvm器件110a可以通过如下晶片接合方法来实现：在所述晶片接合方法中第二芯片602被翻转以面对第一芯片601，并且如图3所图示的，单元区域cell的上接合金属372a、372b和372c分别电连接到外围电路区域peri的下接合金属272a、272b和272c。在第一芯片601的外围电路区域peri中，可以布置调度器118、电压发生器(volt.gen.)119、页面缓冲器部件(pb)393和行译码器(row dec.)394。为了描述的方便，控制逻辑电路114的调度器118被描述为被布置在外围电路区域peri中，但是控制逻辑电路114的其他电路可以被布置在外围电路区域peri中。
83.可以将存储器控制器120a实现为包括形成在第三衬底410上的控制电路区域ctrl的第三芯片603。在控制电路区域ctrl中，可以形成cpu123、sram 124、mmu 125和ecc处理部件126。第一芯片601、第二芯片602和第三芯片603可以通过使用彼此不同的工艺来制造。
84.在第一芯片601被晶片接合到第二芯片602之后，外部焊盘接合区域pa的分别形成在第一衬底210的后表面和第二衬底310的后表面上的第一输入-输出焊盘205和第二输入-输出焊盘305可以经由导线630电连接到存储器控制器120。为了简单，在图6中图示了一条导线630。导线630可以承载在nvm器件110a与存储器控制器120a之间发送和接收的信号(例如，芯片使能信号nce、命令锁存使能信号cle、地址锁存使能信号ale、写入使能信号nwe、命令、在其中传送地址和数据的多个数据信号dq、读取使能信号nre和数据选通信号dqs)。然而，实施例不限于此，并且一个或更多个实施例可以包括多条导线。
85.图7a和图7b是通过使用3d晶片到晶片接合来实现图1的存储装置100的第二示例的图。图7a的存储装置100b与图6的存储装置100a的不同之处可以在于包括在图6中的第一芯片601的外围电路区域peri中的调度器118被布置在图7a中的第二芯片702的第二衬底310的后表面上。
86.结合图1至图3参考图7a，nvm器件110b可以包括第一芯片701和第二芯片702，所述第一芯片701包括形成在第一衬底210上的外围电路区域peri，所述第二芯片602包括形成在第二衬底310上的单元区域cell。在第一芯片701的外围电路区域peri中，可以布置电压发生器(volt.gen.)119、页面缓冲器部件(pb)393和行译码器(row dec.)394。在第二芯片702中，单元区域cell可以形成在第二衬底310的第一表面上，并且调度器118的电路组件可
以形成在第二衬底310的第二表面上。调度器118的电路组件可以直接设置在第二衬底310的第二表面上。或者，如图7b所图示的，在第二衬底310的第二表面上形成多晶硅层(或氧化物层)710之后，可以在多晶硅层710的表面上形成调度器118的电路组件。
87.图8是通过使用3d晶片到晶片接合来实现图1的存储装置100的第三示例的图。图8的存储装置100c与图7a的存储装置100b不同之处可以在于存储器控制器120b中的sram 124连同调度器118一起被布置在第二芯片802的第二衬底310的第二表面上。
88.结合图1至图3参考图8，nvm器件110c可以包括第一芯片801和第二芯片802，所述第一芯片801包括形成在第一衬底210上的外围电路区域peri，所述第二芯片802包括形成在第二衬底310上的单元区域cell。在第一芯片801的外围电路区域peri中，可以布置电压发生器(volt.gen.)119、页面缓冲器部件(pb)393和行译码器(row dec.)394。在第二芯片802中，单元区域cell可以形成在第二衬底310的第一表面上，并且调度器118和sram 124的电路组件可以形成在第二衬底310的第二表面上。
89.调度器118可以通过设置编程操作条件、读取操作条件和/或擦除操作条件来控制nvm器件110c的操作。当nvm器件110c的操作条件被设置或改变时，调度器118可以将nvm器件110c的操作条件存储在sram 124中。调度器118可以被配置为访问sram 124，并且可以通过使用存储在sram 124中的信息来设置或改变nvm器件110c的操作条件。
90.图9是通过使用3d晶片到晶片接合来实现图1的存储装置100的第四示例的图。图9的存储装置100d与图8的存储装置100c不同之处可以在于存储器控制器120c中的mmu 125连同调度器118和sram 124一起被布置在第二芯片902的第二衬底310的第二表面上。
91.结合图1至图3参考图9，nvm器件110d可以包括第一芯片901和第二芯片902，所述第一芯片901包括形成在第一衬底210上的外围电路区域peri，所述第二芯片902包括形成在第二衬底310上的单元区域cell。在第一芯片901的外围电路区域peri中，可以布置电压发生器(volt.gen.)119、页面缓冲器部件(pb)393和行译码器(row dec.)394。在第二芯片902中，单元区域cell可以形成在第二衬底310的第一表面上，并且调度器118、sram 124和mmu 125的电路组件可以形成在第二衬底310的第二表面上。
92.在第二芯片902中，调度器118可以与mmu 125相邻布置。与存储在mmu 125中的nvm器件110d的操作条件相关的各种代码可以被迅速传送到与mmu 125相邻布置的调度器118。因此，可以通过与mmu 125协同作用的调度器118来改善存储装置100b的高速操作性能。
93.图10是通过使用3d晶片到晶片接合来实现图1的存储装置100的第五示例的图。图10的存储装置100e与图6的存储装置100a不同之处可以在于调度器118和存储器控制器120被布置在第二芯片1002的第二衬底310的第二表面上。
94.结合图1至图3参考图10，nvm器件110e可以包括第一芯片1001和第二芯片1002，所述第一芯片1001包括形成在第一衬底210上的外围电路区域peri，所述第二芯片1002包括形成在第二衬底310上的单元区域cell和控制电路区域ctrl。在第一芯片1001的外围电路区域peri中，可以布置电压发生器(volt.gen.)119、页面缓冲器部件(pb)393和行译码器(row dec.)394。在第二芯片1002中，单元区域cell可以形成在第二衬底310的第一表面上，并且调度器118、cpu 123、sram124、mmu 125和ecc处理部件126的电路组件可以形成在第二衬底310的第二表面上。
95.在第二芯片1002中，调度器118可以与mmu 125相邻布置。与存储在mmu 125中的
nvm器件110e的操作条件相关的各种代码可以被迅速地传送到与mmu 125相邻布置的调度器118。
96.存储装置100e可以被配置为使得存储器控制器120b和nvm器件110b(示出在图7a中)在没有导线630的情况下彼此直接连接，如图7a和图10所示。因此，存储装置100e不需要单独地布置存储器接口122(示出在图1中)，因而可以减小存储装置的整体大小。另外，因为存储装置100e不受诸如由导线630引起的干扰失真、反射噪声和/或串扰的信号线环境影响，所以存储装置100e的高速操作性能可以得到改善。根据实施例，属于控制电路区域ctrl的调度器118、cpu 123、sram 124、mmu125和ecc处理部件126的电路组件可以形成在第一芯片1001的第一衬底210的包括外围电路区域peri的第一表面上。根据另一实施例，属于控制电路区域ctrl的调度器118、cpu 123、sram 124、mmu 125和ecc处理部件126的电路组件也可以形成在第一芯片1001的第一衬底210的第二表面(即，第一表面的后表面)上。
97.图11是根据实施例的包括存储装置的系统1000的图。图11的系统1000可以包括诸如移动电话、智能电话、平板个人计算机(pc)、可穿戴设备、医疗保健设备或物联网(iot)设备的移动系统。然而，图11的系统1000不限于移动系统，并且还可以包括pc、膝上型计算机、服务器、媒体播放器、或诸如导航装置的汽车设备。
98.参考图11，系统1000可以包括主处理器1100、存储器1200a和1200b以及存储装置1300a和1300b、一个或更多个图像捕获装置1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、供电装置1470和连接接口1480。
99.主处理器1100可以控制系统1000的整体操作，并且更具体地，可以控制构成系统1000的其他组件的操作。可以将主处理器1100实现为通用处理器、专用处理器、应用处理器等。
100.主处理器1100可以包括一个或更多个cpu核1110、用于控制存储器1200a和1200b的控制器1120。尽管图11图示了存储装置1300a和1300b与主处理器110分隔开，但是主处理器110也可以包括存储装置1300a和1300b。根据实施例，主处理器1100还可以包括加速器1130，其是用于诸如人工智能(ai)数据计算的高速数据计算的专用电路。加速器1130可以包括图形处理单元(gpu)、神经处理单元(npu)和/或数据处理单元(dpu)等，并且可以被实现为物理上独立于主处理器1100的其他组件的单独芯片。
101.存储器1200a和1200b可以被用作系统1000的主存储器件，并且可以包括诸如sram和/或dram的易失性存储器，但是也可以包括诸如闪速存储器、pram和/或rram的nvm。存储器1200a和1200b可以被实现在与主处理器1100相同的封装件中。
102.存储装置1300a和1300b可以作为与电源无关的非易失性存储装置来存储数据，并且可以具有比存储器1200a和1200b相对更大的存储容量。存储装置1300a和1300b可以包括存储器控制器1310a和1310b以及在存储器控制器1310a和1310b的控制下存储数据的nvm器件1320a和1320b。nvm器件1320a和1320b可以包括具有二维(2d)或3d结构的v-nand闪速存储器，但是也可以包括不同类型的nvm，诸如pram和/或rram。
103.存储装置1300a和1300b也可以以与主处理器1100物理分隔开的状态被包括在系统1000中，并且也可以与主处理器1100实现在同一封装件中。另外，存储装置1300a和1300b可以具有像存储卡一样的形状，因此，存储装置1300a和1300b也可以经由诸如连接接口1480的接口以可拆卸的方式与系统1000的其他组件组合，将在下面对此进行更详细的描
述。存储装置1300a和1300b可以包括应用了标准约定的装置(诸如通用闪存(ufs))，但是不限于此。
104.存储装置1300a和1300b可以对应于参考图1至图10描述的存储装置。在存储装置1300a和1300b中，其中包括控制nvm器件1320a和1320b的操作模式的控制逻辑电路的外围电路区域形成在第一衬底的第一表面上的第一芯片可以晶片接合到其中nvm单元的3d阵列形成在第二衬底的第一表面上的第二芯片。在第二芯片的第二衬底的第二表面上，可以布置构成存储器控制器的电路中的至少一个，或者可以布置所有存储器控制器电路。在第二芯片的第二衬底的第二表面上，可以布置作为控制nvm器件1320a和1320b的操作条件的控制逻辑电路的一部分的调度器、构成存储器控制器的电路中的至少一个或整个存储器控制器电路。
105.图像捕获装置1410可以捕获静态图像或视频图像，并且可以包括相机、摄像机和/或网络摄像头等。
106.用户输入装置1420可以接收由系统1000的用户输入的各种类型的数据，并且可以包括触摸板、小键盘、键盘、鼠标和/或麦克风。
107.传感器1430可以感测可从系统1000的外部获得的各种类型的物理量，并且可以将感测到的物理量转换成电信号。传感器1430可以包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪等。
108.通信装置1440可以根据各种通信协议执行与系统1000外部的其他装置之间的信号收发。可以通过包括天线、收发器和/或调制解调器等来实现通信装置1440。
109.显示器1450和扬声器1460分别可以用作用于向系统1000的用户输出视觉信息和音频信息的输出装置。
110.供电装置1470可以适当地转换由包括在系统1000中的电池和/或系统1000外部的外部电源供应的电力，并且将转换后的电力提供给系统1000的每个组件。
111.连接接口1480可以提供系统1000与外部装置之间的连接，所述外部装置连接到系统1000并且与系统1000交换数据。连接接口1480可以通过使用诸如以下各种接口方法来实现：高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机系统接口(scsi)、串行附连scsi(sas)、外围组件互连(pci)、快速pci(pcie)、快速nvm(nvme)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、通用闪存存储(ufs)、嵌入式ufs(eufs)和紧凑闪存(cf)卡接口。
112.图12是根据实施例的包括存储装置的数据中心3000的图。
113.参考图12，数据中心3000可以包括在其中收集各种数据并且提供服务的设施，并且也可以被称为数据存储中心。数据中心3000可以包括使用搜索引擎和数据库的系统，并且可以包括由诸如银行和政府机构的公司使用的计算系统。数据中心3000可以包括应用服务器3100至3100n和存储服务器3200至3200m，其中n和m是大于或等于1的整数。可以根据实施例不同地选择应用服务器3100至3100n的数目和存储服务器3200至3200m的数目，并且应用服务器3100至3100n的数目可以与存储服务器3200至3200m的数目不同。
114.应用服务器3100可以包括处理器3110和存储器3120，存储服务器3200可以包括处理器3210和存储器3220。参考作为示例的存储服务器3200，处理器3210可以控制存储服务器3200的整体操作，并且通过访问存储器3220来运行加载在存储器3220中的命令和/或数
据。存储器3220可以包括双倍数据速率(ddr)同步dram(ddr sdram)、高带宽存储器(hbm)、混合存储器立方体(hmc)、双列直插存储模块(dimm)、傲腾(optane)dimm或nvm dimm(nvm dimm)。根据实施例，可以不同地选择包括在存储服务器3200中的处理器3210的数目和存储器3220的数目。在实施例中，处理器3210和存储器3220可以提供处理器-存储器对。在实施例中，处理器3210的数目可以与存储器3220的数目不同。处理器3210可以包括单核处理器或多核处理器。存储服务器3200的以上描述可以被类似地应用于应用服务器3100。根据实施例，应用服务器3100可以不包括存储装置3150。存储服务器3200可以包括至少一个存储装置3250。可以根据实施例不同地选择包括在存储服务器3200中的存储装置3250的数目。
115.应用服务器3100至3100n可以通过网络3300与存储服务器3200至3200m进行通信。网络3300可以通过使用光纤沟道(fc)或以太网来实现。在这种情况下，fc可以是用于相对高速数据传输的介质，并且可以使用提供高性能/高可用性的光交换机。根据网络3300的访问方法，可以将存储服务器3200至3200m设置为文件存储装置、块存储装置或对象存储装置。
116.在实施例中，网络3300可以包括诸如存储区域网络(san)的存储专用网络。例如，san可以包括通过使用fc网络来根据fc协议(fcp)实现的fc-san。在另一示例中，san可以包括网际协议(ip)san(ip_san)，其使用传输控制协议(tcp)(tcp/ip)网络并且是根据互联网(i)小型计算机系统接口(scsi)(iscsi)协议(或基于传输控制协议(tcp)/ip(tcp/ip)的scsi)实现的。在另一实施例中，网络3300可以包括诸如tcp/ip的网络通用网络。例如，可以根据诸如以太网fc(fcoe)、网络附加存储(nas)和基于结构(of)的快速节点版本管理器(nvm)(nvme)(nvme-of)的协议来实现网络3300。
117.在下文中，主要描述应用服务器3100和存储服务器3200。应用服务器3100的描述可以应用于其他应用服务器(例如，应用服务器3100n)，存储服务器3200的描述可以应用于其他存储服务器(例如，存储服务器3200m)。
118.应用服务器3100可以通过网络3300将用户或客户端请求存储的数据存储在存储服务器3200至3200m之一中。另外，应用服务器3100可以通过网络3300从存储服务器3200至3200m之一获得用户或客户端请求读取的数据。例如，可以将应用服务器3100实现为web服务器或数据库管理系统(dbms)。
119.应用服务器3100可以通过网络3300访问包括在应用服务器3100n中的存储器3120n或存储装置3150n，或者可以通过网络3300访问包括在存储服务器3200至3200m中的存储器3220至3220m或存储装置3250至3250m。因此，应用服务器3100可以对存储在应用服务器3100至3100n和/或存储服务器3200至3200m中的数据执行各种操作。例如，应用服务器3100可以运行用于在应用服务器3100至3100n和/或存储服务器3200至3200m之间移动或复制数据的命令。在这种情况下，可以经由存储服务器3200至3200m的存储器3220至3220m或直接地将数据从存储服务器3200至3200m的存储装置3250至3250m移动到应用服务器3100至3100n的存储器3120至3120n。通过网络3300移动的数据可以是为了安全或隐私而加密的数据。
120.参考作为示例的存储服务器3200，接口(i/f)3254可以提供处理器3210与控制器(ctrl)3251之间的物理连接，以及网络接口控制器(nic)3240与ctrl 3251之间的物理连接。例如，i/f 3254可以通过直接附加存储(das)方法来实现，在所述das方法中存储装置
3250直接连接到专用电缆。另外，例如，i/f 3254可以通过诸如以下各种接口方法来实现：高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机系统接口(scsi)、串行连接scsi(sas)、外围组件互连(pci)、快速pci(pcie)、快速(express)节点版本管理器(nvm)(nvme)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、通用闪存(ufs)、嵌入式通用闪存(eufs)和紧凑闪存(cf)卡。
121.存储服务器3200还可以包括交换机3230和nic 3240。交换机3230可以在处理器3210的控制下选择性地将处理器3210连接到存储装置3250，或者可以选择性将nic 3240地连接到存储装置3250。
122.在实施例中，nic 3240可以包括网络接口卡、网络适配器等。nic 3240可以通过有线接口、无线接口、蓝牙接口、光学接口等连接到网络3300。nic 3240可以包括内部存储器、数字信号处理器(dsp)、主机总线接口等，并且可以通过主机总线接口连接到处理器3210和/或交换机3230。主机总线接口也可以被实现为上述i/f 3254的示例之一。在实施例中，nic3240还可以与处理器3210、交换机3230和存储装置3250中的至少一者集成。
123.在应用服务器3100至3100m或存储服务器3200至3200m中，处理器可以通过向存储装置3150至3150n和3250至3250m或存储器3120至3120n和3220至3220m发送命令来编程或读取数据。在这种情况下，数据可以是通过使用ecc引擎处理过的纠错后的数据。数据可以是通过数据总线反转(dbi)或数据掩码(dm)处理后的数据，并且可以包括循环冗余码(crc)信息。数据可以是为了安全或隐私而加密的数据。
124.存储装置3150至3150m和3250至3250m可以响应于从处理器接收到的读取命令而向nand闪速存储器件(nand)3252至3252m发送控制信号和命令/地址信号。因此，当从nand 3252至3252m读取数据时，可以输入读取使能(re)信号作为数据输出控制信号，并将数据输出到dq总线。可以通过使用re信号来产生dqs。可以根据写入使能(we)信号的上升沿或下降沿来将命令和地址信号锁存在页面缓冲器中。
125.ctrl 3251可以控制存储装置3250的整体操作。在实施例中，ctrl3251可以包括sram。ctrl 3251可以响应于写入命令而将数据写入在nand 3252中，或者可以响应于读取命令而从nand 3252读取数据。例如，写入命令和/或读取命令可以由存储服务器3200中的处理器3210、存储服务器3200m中的处理器3210m提供，或者由分别包括在应用服务器3100和3100n中的处理器3110和3110n提供。dram 3253可以临时存储(缓冲)待写入nand 3252中的数据或从nand 3252读取的数据。另外，dram 3253可以存储元数据。在这种情况下，元数据可以包括由用于管理用户数据或nand 3252的ctrl 3251生成的数据。存储装置3250可以包括用于安全或隐私的安全元件(se)。
126.根据本发明构思的实施例的存储装置可以包括具有控制nvm器件的操作模式的控制逻辑电路的外围电路区域，在存储装置中形成在第一衬底的第一表面上的第一芯片被晶片接合到其中nvm单元的3d阵列形成在第二衬底的第一表面上的第二芯片，并且存储装置可以包括布置在第二衬底的第二表面(第一表面的后表面)上的调度器，所述调度器是控制nvm器件的操作条件的控制逻辑电路的一部分。在第二芯片的第二衬底的第二表面上，可以布置构成存储器控制器的电路中的至少一个，或者可以布置所有存储器控制器电路。
127.虽然已经参考上述实施例特别示出并描述了本发明构思，但是应理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。