一种时钟展频电路及时钟展频方法与流程

1.本发明属于集成电路技术领域，具体涉及一种时钟展频电路及时钟展频方法。


背景技术：

2.目前，在高速数据发送过程中，发送端时钟采用高频的固定时钟，会使发送的电信号能量过度集中于特定频点，导致严重的emi(电磁干扰)问题。因此，需要时钟展频电路对时钟频率进行扩展，将发送出去的电信号能量从特定频点扩展到一个更大的频率范围内，避免能量过度集中。
3.现有的展频电路结构如图1所示，根据输入的展频范围、频率调制周期以及累加器自身工作过程中的数字时钟周期，计算不同时刻锁相环或相位插值器需要调整的频率大小，然后对这个频率进行积分或累加形成对应相位调整的码字，再输出给锁相环或相位插值器实现频率扩展。进一步地，为了避免小数精度与码字输入调整精度的影响，还会在展频电路中加入一阶积分器和译码器，如图2所示。这种展频方式通常在数字域完成，计算累加步骤和积分累加都是根据累加器自身工作过程中的数字时钟周期进行的。但是随着高速数据发送端口的工作频率越来越高，代码设计的数字时钟很难跟上发送端的时钟频率，采用这种方式计算出来的累加步骤就需要乘以较大的时钟倍数，不仅会引起展频电路内部工作时序存在问题，还可能导致接收端判决点漂移，误码率变大。如果将展频电路全部改为全定制的方式实现，虽然能够跟上发送端的时钟频率，但是会存在计算部分的内部时序难以收敛的问题。


技术实现要素：

4.本发明所要解决的技术问题在于针对上述现有高速数据发送过程中展频电路存在的计算部分内部时序难以收敛的问题，提供一种时钟展频电路，还提供一种时钟展频方法。
5.第一方面，本发明提供的一种时钟展频电路，包括：依次连接的数据计算单元、一阶积分器、累加器、译码器和插值器，其中：
6.数据计算单元，用于产生每个展频调制周期需要的第一累加数据；
7.一阶积分器，用于对所述数据计算单元产生的第一累加数据进行整形，得到第一整形数据，并将所述第一整形数据输出给累加器；
8.累加器，用于在所述累加器和译码器工作的模拟时钟周期内对所述第一整形数据进行累加，得到第二累加数据，并将所述第二累加数据输出给译码器进行译码；
9.译码器，用于在所述累加器和所述译码器工作的模拟时钟周期内对所述第二累加数据进行译码，得到译码结果，并将所述译码结果传输给插值器；
10.插值器，用于根据所述译码器传来的所述译码结果对发送端时钟的相位进行插值。
11.作为本发明的进一步改进，所述第一累加数据由以下公式得出：
[0012][0013]
其中，n为所述第一累加数据，ppm为展频范围、t_clkd为一阶积分器工作的数字时钟频率、t_clka为累加器和译码器工作的模拟时钟频率、t_mod为展频调制频率、t_clk为发送端时钟频率。
[0014]
作为本发明的进一步改进，所述发送端时钟频率大于1ghz,所述累加器和译码器工作的模拟时钟频率与所述一阶积分器工作的数字时钟频率均为所述发送端时钟频率的n分频，n为整数。
[0015]
作为本发明的进一步改进，所述累加器和译码器工作的模拟时钟频率大于所述一阶积分器工作的数字时钟频率，所述累加器和译码器工作的模拟时钟频率为所述一阶积分器工作的数字时钟频率的整数倍。
[0016]
作为本发明的进一步改进，所述一阶积分器在所述一阶积分器工作的数字时钟周期内对所述第一累加数据进行积分整形。
[0017]
作为本发明的进一步改进，所述第一累加数据分为整数部分和小数部分，所述一阶积分器对所述第一累加数据的小数部分进行累加，得到所述第一整形数据。
[0018]
作为本发明的进一步改进，所述插值器在发送端时钟周期内根据所述译码器传来的所述译码结果对发送端时钟的相位进行插值。
[0019]
第二方面，本发明还提供一种时钟展频方法，包括上述任一实施例所述的时钟展频电路，所述时钟展频方法包括：
[0020]
设置展频范围和展频调制频率；
[0021]
根据数据计算公式得到所述第一累加数据；
[0022]
根据所述累加器工作的数字时钟周期将所述第一累加数据的小数部分进行累加，得到第一整形数据；
[0023]
根据所述累加器和译码器工作的模拟时钟周期对所述第一整形数据进行累加，得到第二累加数据；
[0024]
根据所述累加器和所述译码器工作的模拟时钟周期对所述第二累加数据进行译码，得到译码结果；
[0025]
根据所述译码器传来的所述译码结果对发送端时钟的相位进行插值。
[0026]
作为本发明的进一步改进，所述数据计算公式为：
[0027][0028]
其中，n为所述第一累加数据，ppm为展频范围、t_clkd为一阶积分器工作的数字时钟频率、t_clka为累加器和译码器工作的模拟时钟频率、t_mod为展频调制频率、t_clk为发送端时钟频率。
[0029]
作为本发明的进一步改进，所述发送端时钟频率大于1ghz,所述累加器和译码器工作的模拟时钟频率与所述一阶积分器工作的数字时钟频率均为所述发送端时钟频率的n分频，n为整数，所述累加器和译码器工作的模拟时钟频率大于所述一阶积分器工作的数字时钟频率，所述累加器和译码器工作的模拟时钟频率为所述一阶积分器工作的数字时钟频率的整数倍。
[0030]
本发明提供的一种时钟展频电路，通过将累加器和译码器的时钟与步骤计算单元的时钟区分开，从而将第一累加数据的最大范围变小，减少累加器所需位数，加快了累加器和译码器的时钟频率，从而在相同的展频范围内减少码字刷新带来的相位波动，为后续的时序电路提供更多时序裕度。
[0031]
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
[0032]
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明一部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]
图1为一种现有的展频电路结构图；
[0034]
图2为另一种现有的展频电路结构图；
[0035]
图3为本发明提供的一种时钟展频电路结构图；
[0036]
图4为本发明提供的另一种时钟展频电路结构图；
[0037]
图5为本发明提供的一种时钟展频方法流程图。
具体实施方式
[0038]
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0039]
为了使本揭示内容的叙述更加详尽与完备，下文针对本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0040]
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
[0041]
在本发明实施例的描述中，除非另有说明，“/”表示或的意思，例如，a/b可以表示a或b；文本中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况，另外，在本技术实施例的描述中，“多个”是指两个或多于两个，其它量词与之类似应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明，并且在不冲突的情况下，本技术的实施例及实施例中的特征可以相互组合。
[0042]
现有的展频方式通常在数字域完成，计算累加步骤和积分累加都是根据累加器自身工作过程中的数字时钟周期进行的。但是随着高速数据发送端口的工作频率越来越高，
代码设计的数字时钟很难跟上发送端的时钟频率，采用这种方式计算出来的累加步骤就需要乘以较大的时钟倍数，不仅会引起展频电路内部工作时序存在问题，还可能导致接收端判决点漂移，误码率变大。如果将展频电路全部改为全定制的方式实现，虽然能够跟上发送端的时钟频率，但是会存在计算部分的内部时序难以收敛的问题。
[0043]
为了解决上述现有高速数据发送过程中展频电路存在的计算部分内部时序难以收敛的问题，本发明实施例提供的一种时钟展频电路，如图3和图4所示，包括：数据计算单元、一阶sigma-delta积分器、累加器、译码器和相位插值器，该数据计算单元、一阶sigma-delta积分器、累加器、译码器和相位插值器依次连接。
[0044]
作为本发明的一个实施例，数据计算单元，用于产生每个展频调制周期需要的第一累加数据，具体地，该第一累加数据由以下公式得出：
[0045][0046]
其中，n为所述第一累加数据，ppm为展频范围、t_clkd为一阶sigma-delta积分器工作的数字时钟频率、t_clka为累加器和译码器工作的模拟时钟频率、t_mod为展频调制频率、t_clk为发送端时钟频率。
[0047]
优选地，发送端时钟频率大于1ghz,累加器和译码器工作的模拟时钟频率与一阶sigma-delta积分器工作的数字时钟频率均为该发送端时钟频率的n分频，n为整数，该累加器和译码器工作的模拟时钟频率大于该一阶sigma-delta积分器工作的数字时钟频率，该累加器和译码器工作的模拟时钟频率为该一阶sigma-delta积分器工作的数字时钟频率的整数倍。
[0048]
一阶sigma-delta积分器，用于对该数据计算单元产生的第一累加数据进行积分整形，得到第一整形数据，并将该第一整形数据输出给累加器，具体地，第一累加数据分为整数部分和小数部分，该一阶sigma-delta积分器在一阶sigma-delta积分器工作的数字时钟周期内对该第一累加数据的小数部分进行累加，得到所述第一整形数据。
[0049]
具体地，按照上述公式计算出来的第一累加数据通常小数部分占比较大，直接舍弃第一累加数据的小数部分会导致展频调制周期变化较大，因此，在本实施例中，通过增加一阶sigma-delta积分器对该第一累加数据的小数部分进行累加，有效减少了因直接舍弃第一累加数据的小数部分导致展频调制周期变化较大带来的误差。
[0050]
累加器，用于在该累加器和译码器工作的模拟时钟周期内对该第一整形数据进行累加，得到第二累加数据，并将该第二累加数据输出给译码器进行译码。
[0051]
作为本发明的一个实施例，需要说明的是，本实施例中选取的累加器，其模拟时钟频率大于一阶sigma-delta积分器工作的数字时钟频率，且累加器工作的模拟时钟频率为该一阶sigma-delta积分器工作的数字时钟频率的整数倍，用于对该第一整形数据进行高速累加。
[0052]
译码器，用于在该累加器和所述译码器工作的模拟时钟周期内对该第二累加数据进行译码，得到译码结果，并将该译码结果传输给相位插值器。
[0053]
具体地，采用译码器对该第二累加数据进行译码，有效避免了不同位数据的延迟导致相位插值器内的相位跳动产生毛刺。
[0054]
相位插值器，用于根据译码器传来的译码结果对发送端时钟的相位进行插值，从
而调制发送端时钟的频率，实现展频。优选地，该相位插值器在发送端时钟周期内对发送端时钟的相位进行插值。
[0055]
作为本发明的一个实施例，优选ppm＝5000，t_mod＝33khz，t_clkd＝500mhz，t_clka＝4ghz，t_clk＝16ghz，得到最终展频约为78.3mhz，符合预期。
[0056]
本发明提供的一种时钟展频电路，通过将累加器和译码器的时钟与步骤计算单元的时钟区分开，从而将第一累加数据的最大范围变小，减少累加器所需位数，加快了累加器和译码器的时钟频率，从而在相同的展频范围内减少码字刷新带来的相位波动，为后续的时序电路提供更多时序裕度。
[0057]
图5为本发明提供的一种时钟展频方法流程图，如图5所示，该方法包括以下步骤：
[0058]
s110.设置展频范围和展频调制频率。
[0059]
优选地，本实施例中设置展频范围ppm＝5000，展频调制频率t_mod＝33khz。
[0060]
s120.根据数据计算公式得到第一累加数据。
[0061]
具体的，数据计算公式为：
[0062][0063]
其中，n为所述第一累加数据，ppm为展频范围、t_clkd为一阶sigma-delta积分器工作的数字时钟频率、t_clka为累加器和译码器工作的模拟时钟频率、t_mod为展频调制频率、t_clk为发送端时钟频率。
[0064]
优选地，作为本发明的一个实施例，发送端时钟频率大于1ghz,该累加器和译码器工作的模拟时钟频率与该一阶sigma-delta积分器工作的数字时钟频率均为该发送端时钟频率的n分频，n为整数，该累加器和译码器工作的模拟时钟频率大于该一阶sigma-delta积分器工作的数字时钟频率，该累加器和译码器工作的模拟时钟频率为所述一阶sigma-delta积分器工作的数字时钟频率的整数倍。
[0065]
s130.根据累加器工作的数字时钟周期将该第一累加数据的小数部分进行累加，得到第一整形数据。
[0066]
具体地，按照上述公式计算出来的第一累加数据通常小数部分占比较大，直接舍弃第一累加数据的小数部分会导致展频调制周期变化较大，因此，在本实施例中，通过对该第一累加数据的小数部分进行累加，有效减少了因直接舍弃第一累加数据的小数部分导致展频调制周期变化较大带来的误差。
[0067]
s140.根据累加器和译码器工作的模拟时钟周期对该第一整形数据进行累加，得到第二累加数据。
[0068]
作为本发明的一个实施例，需要说明的是，本实施例中选取的累加器，其模拟时钟频率大于一阶sigma-delta积分器工作的数字时钟频率，且累加器工作的模拟时钟频率为该一阶sigma-delta积分器工作的数字时钟频率的整数倍，用于对该第一整形数据进行高速累加。
[0069]
s150.根据累加器和所述译码器工作的模拟时钟周期对该第二累加数据进行译码，得到译码结果。
[0070]
具体地，通过对该第二累加数据进行译码，有效避免了不同位数据的延迟导致相位插值器内的相位跳动产生毛刺。
[0071]
s160.根据根据译码器传来的译码结果对发送端时钟的相位进行插值，实现展频。
[0072]
优选地，作为本发明的一个实施例，对预期展频效果为16ghz的原始时钟的频谱进行展频，即发送端时钟频率t_clk为16ghz，取累加器和译码器工作的模拟时钟频率t_clka为发送端时钟频率t_clk的4分频，为4ghz；一阶sigma-delta积分器工作的数字时钟频率为发送端时钟频率t_clk的32分频，为500mhz，最终展频约为78.3mhz，符合预期。
[0073]
关于上述时钟展频方法中各部分实现上述技术方案的其他细节，可参见上述发明实施例中提供的时钟展频电路中的描述，此处不再赘述。
[0074]
本发明提供的一种时钟展频方法，通过将累加器和译码器的时钟与步骤计算单元的时钟区分开，从而将第一累加数据的最大范围变小，减少累加器所需位数，加快了累加器和译码器的时钟频率，从而在相同的展频范围内减少码字刷新带来的相位波动，为后续的时序电路提供更多时序裕度。
[0075]
以上对本发明实施例公开的一种时钟展频电路及时钟展频方法进行了详细介绍，尽管已描述了本发明的优选实施例，但其只作为范例，本发明并不限制于以上描述的具体实施方式。本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。因此，对于本领域的技术人员而言，依据本发明的思想，对该发明进行的等同修改或替代也都在本发明的范畴之中，在不脱离本发明的精神和原则范围下所作的均等变换和修改、改进等，都应涵盖在本发明的范围内。综上，本说明书内容不应理解为对本发明的限制。