模拟数字转换器及其操作方法与流程

1.本发明关于电子电路，特别是一种模拟数字转换器及其操作方法。


背景技术：

2.模拟数字转换器(analog-to-digital converter,adc)是用于将模拟形式的连续信号转换为数字形式的离散信号的装置，在音频系统、视频系统、通讯系统、以及各种数字信号处理系统中得到广泛运用。逐次逼近寄存器(successive approximation register,sar)模拟数字转换器是一种模拟数字转换器，使用电容阵列进行模拟至数字转换，具有低功耗的特性，适用于移动装置或便携装置。然而，由于sar adc采用的电容阵列中电容的不匹配，会造成sar adc的非线性误差，降低sar adc的精确度。


技术实现要素：

3.本发明的实施例提供一种模拟数字转换器的操作方法。模拟数字转换器包含第一电容阵列、第二电容阵列、交换电路、比较器及控制逻辑电路。第一选择电路耦接于第一电容阵列，第二选择电路耦接于第二电容阵列，交换电路耦接于第一电容阵列及第二电容阵列，比较器耦接于交换电路，控制逻辑电路耦接于交换电路、第一选择电路及第二选择电路。比较器包含第一输入端及第二输入端。操作方法包含:在第一取样期间，将交换信号切换至第一电平，以使交换电路将第一电容阵列耦接于比较器的第一输入端及第一信号源，以及将第二电容阵列耦接于比较器的第二输入端及第二信号源；以及在第二取样期间，将交换信号切换至第二电平，以使交换电路将第一电容阵列耦接于比较器的第二输入端及第二信号源，以及将第二电容阵列耦接于比较器的第一输入端及第一信号源。控制逻辑电路在多个取样期间依据均匀顺序将交换信号在第一电平及第二电平之间进行切换，且第一电平及第二电平相异。
4.本发明实施例提供一种模拟数字转换器，包含第一电容阵列、第二电容阵列、比较器、交换电路及控制逻辑电路。比较器包含第一输入端及第二输入端。交换电路耦接于第一电容阵列、第二电容阵列及比较器，用以在第一取样期间，当交换信号切换至第一电平时将第一电容阵列耦接于比较器的第一输入端及第一信号源以及将第二电容阵列耦接于比较器的第二输入端及第二信号源，以及在第二取样期间，当交换信号切换至第二电平时将第一电容阵列耦接于第二信号源以及将第二电容阵列耦接于第一信号源以及将第一电容阵列耦接于比较器的第二输入端以及将第二电容阵列耦接于比较器的第一输入端。控制逻辑电路耦接于交换电路，用以在多个取样期间依据均匀顺序将交换信号在第一电平及第二电平之间进行切换，且第一电平及第二电平相异。
附图说明
5.图1是本发明实施例中一种模拟数字转换器的电路示意图。
6.图1a及图1b分别表示图1的交换信号在第一电平及第二电平的示意图。
7.图2是图1中的模拟数字转换器的操作方法的流程图。
8.图3是本发明实施例中另一种模拟数字转换器的电路示意图。
具体实施方式
9.图1是本发明实施例中模拟数字转换器1的电路示意图。模拟数字转换器1是3位分裂电容(split capacitor)逐次逼近寄存器(successive approximation register,sar)模拟数字转换器，可依据逐次逼近方法(如二元搜寻法)将差动输入电压vip,vin转换为数字输出数据dout。差动输入电压vip,vin可分别由第一信号源及第二信号源提供。数字输出数据dout可包含3位。模拟数字转换器1可在每个操作周期内产生一组数字输出数据dout。每个操作周期可包含取样阶段(或称为采集阶段)及量化阶段(或称为转换阶段)，模拟数字转换器1可在取样阶段对差动输入电压vip,vin进行取样以产生一对取样信号，以及在量化阶段将该对取样信号进行量化以产生数字输出数据dout。量化阶段可包含多(3)次转换，用以依次产生数字输出数据dout的多个(3)位。在多个取样阶段中，模拟数字转换器1可依据2种电压设置而被重置，由此降低由于电容性元件失配产生的电压误差，降低其积分非线性(integral nonlinearity，inl)误差及微分非线性(differential nonlinearity，dnl)误差，同时提供高速模拟至数字转换。
10.模拟数字转换器1可包含交换电路10、第一电容阵列141、第一选择电路121、第二电容阵列142、第二选择电路122、比较器16及控制逻辑电路18。交换电路10可耦接于第一电容阵列141、第二电容阵列142、比较器16及控制逻辑电路18。第一选择电路121可耦接于第一电容阵列141，第二选择电路122可耦接于第二电容阵列142。比较器16可包含第一接收端，耦接于交换电路10，第二接收端，耦接于交换电路10，及输出端，耦接于控制逻辑电路18。控制逻辑电路18耦接于第一选择电路121及第二选择电路122。
11.第一电容阵列141可包含3组电容，3组电容的电容值各不相同，每组电容包含第一电容及第二电容，第一电容及第二电容具有实质上相等的电容值。第一电容阵列141的第一组电容可包含第一电容c1pa及第二电容c1pb，第二组电容可包含第一电容c2pa及第二电容c2pb，第三组电容可包含第一电容c3pa及第二电容c3pb。第一电容阵列141的第一组电容、第二组电容及第三组电容可分别对应数字输出数据dout的最高有效位(most significant bit,msb)至最低有效位(least significant bit,lsb)。第一电容c1pa及第二电容c1pb可分别具有实质上相等的电容值3c，且第一电容阵列141的第一组电容可具有电容值6c；第一电容c2pa及第二电容c2pb可分别具有实质上相等的电容值2c，且第一电容阵列141的第二组电容可具有电容值4c；第一电容c3pa及第二电容c3pb可分别具有实质上相等的电容值1c，且第一电容阵列141的第三组电容可具有电容值2c。电容c1pa,c1pb,c2pa,c2pb,c3pa,c3pb,可各自包含上板及下板。电容c1pa,c1pb,c2pa,c2pb,c3pa,c3pb的上板可耦接至交换电路10。
12.相似地，第二电容阵列142也包含3组电容，3组电容的电容值各不相同，每组电容包含第一电容及第二电容，第一电容及第二电容具有实质上相等的电容值。第二电容阵列142的第一组电容可包含第一电容c1na及第二电容c1nb，第二组电容可包含第一电容c2na及第二电容c2nb，第三组电容可包含第一电容c3na及第二电容c3nb。第二电容阵列142的第一组电容、第二组电容及第三组电容可分别对应数字输出数据dout的最高有效位至最低有
效位。第一电容c1na及第二电容c1nb可分别具有实质上相等的电容值3c，且第二电容阵列142的第一组电容可具有电容值6c；第一电容c2na及第二电容c2nb可分别具有实质上相等的电容值2c，且第二电容阵列142的第二组电容可具有电容值4c；第一电容c3na及第二电容c3nb可分别具有实质上相等的电容值1c，且第二电容阵列142的第三组电容可具有电容值2c。电容c1na,c1nb,c2na,c2nb,c3na,c3nb可各自包含上板及下板。电容c1na,c1nb,c2na,c2nb,c3na,c3nb的上板可耦接至交换电路10。
13.第一选择电路121可接收第一参考电压v1及第二参考电压v2以设置第一电容阵列141的3组电容，第二选择电路122可接收第一参考电压v1及第二参考电压v2以设置第二电容阵列142的3组电容。在一些实施例中，第一参考电压v1可以是供电电压，例如1.8v，第二参考电压v2可以是接地电压，例如0v。在另一些实施例中，第一参考电压v1可以是接地电压，第二参考电压v2可以是供电电压。第一选择电路121可耦接于电容c1pa,c1pb,c2pa,c2pb,c3pa,c3pb的下板。第二选择电路122可耦接于电容c1na,c1nb,c2na,c2nb,c3na,c3nb的下板。
14.第一选择电路121及第二选择电路122可由一个或多个多路复用器和/或开关实现，但不限于此。第一选择电路121的一个或多个多路复用器和/或开关可从控制逻辑电路18接收选择信号以分别从第一参考电压v1及第二参考电压v2中选择一个以输出至电容c1pa,c1pb,c2pa,c2pb,c3pa,c3pb。第二选择电路122的一个或多个多路复用器和/或开关可从控制逻辑电路18接收选择信号以分别从第一参考电压v1及第二参考电压v2中选择一个以输出至电容c1na,c1nb,c2na,c2nb,c3na,c3nb。
15.交换电路10可包含开关sw11至sw18。开关sw11可包含第一端，耦接于第一信号源；及第二端，耦接于第一电容阵列141。开关sw12可包含第一端，耦接于第二信号源；及第二端，耦接于第一电容阵列141。开关sw13可包含第一端，耦接于第一信号源；及第二端，耦接于第二电容阵列142。开关sw14可包含第一端，耦接于第二信号源；及第二端，耦接于第二电容阵列142。开关sw15可包含第一端，耦接于第一电容阵列141；及第二端，耦接于比较器16的第一输入端。开关sw16可包含第一端，耦接于第二电容阵列142；及第二端，耦接于比较器16的第一输入端。开关sw17可包含第一端，耦接于第一电容阵列141；及第二端，耦接于比较器16的第二输入端。开关sw18可包含第一端，耦接于第二电容阵列142；及第二端，耦接于比较器16的第二输入端。
16.在取样阶段时，交换电路10可依据交换信号sswp而导通开关sw11至sw14中的2个，且截止另外2个，依据交换信号sswp而导通开关sw15至sw18中的2个，且截止另外2个，使第一电容阵列141及第二电容阵列142可分别取样差动输入电压vip,vin，且比较器16的第一输入端及第二输入端分别接收电压vp,vn。
17.在取样期间，第一选择电路121及第二选择电路122可依据将第一种电压设置或第二种电压设置中的电压输出至电容c1pa,c1pb,c2pa,c2pb,c3pa,c3pb及电容c1na,c1nb,c2na,c2nb,c3na,c3nb。表格1及2分别显示第一种电压设置及第二种电压设置:
18.表格1
19.电容c1pac1pbc2pac2pbc3pac3pb下板电压v1v2v1v2v1v2电容c1nac1nbc2nac2nbc3nac3nb
下板电压v1v2v1v2v1v2
20.表格2
21.电容c1pac1pbc2pac2pbc3pac3pb下板电压v2v1v2v1v2v1电容c1nac1nbc2nac2nbc3nac3nb下板电压v2v1v2v1v2v1
22.控制逻辑电路18可在多个取样期间依据均匀顺序将交换信号sswp在第一电平及第二电平之间进行切换，且该第一电平及该第二电平相异。在一些实施例中，第一电平可以是第一参考电压v1，第二电平可以是第二参考电压v2。均匀顺序可以是交替顺序、随机顺序或其他特定顺序。当均匀顺序为交替顺序时，控制逻辑电路18可将交换信号sswp轮流在第一电平及第二电平之间进行切换。当均匀顺序为随机顺序时，控制逻辑电路18可将交换信号sswp随机进行切换，且交换信号sswp切换至第一电平及第二电平的机率实质上相同。开关sw11至sw18可依据交换信号sswp而被截止或导通。其他特定顺序可以是非属纯交替或非属纯随机的顺序。例如，其他特定顺序可以是n个取样期间中交换信号sswp为第一电平，接续的n个取样期间中交换信号sswp为第二电平的顺序，又在另一些实施例中，可由先前取样的信息来决定本笔数据的操作时交换信号sswp为第一电平或第二电平。
23.在一些实施例中，当进行取样且交换信号sswp在第一电平时，交换电路10可依据交换信号sswp而导通开关sw11及sw14，且截止开关sw12及sw13，依据交换信号sswp而导通开关sw15及sw18，且截止开关sw16及sw17，使第一电容阵列141从第一信号源取样输入电压vip以及第二电容阵列142从第二信号源取样输入电压vin，使比较器16的第一输入端接收电压vp及比较器16的第二输入端接收电压vn；当进行取样且交换信号sswp在第二电平时，交换电路10可依据交换信号sswp而导通开关sw12及sw13，且截止开关sw11及sw14，依据交换信号sswp而导通开关sw16及sw17，且截止开关sw15及sw18，使第一电容阵列141从第二信号源取样输入电压vin以及第二电容阵列142从第一信号源取样输入电压vip，使比较器16的第一输入端接收电压vp及比较器16的第二输入端接收电压vn。
24.在一些实施例中，开关sw15至sw18可替换为耦接于比较器16输出端的多路复用器，或者以多路复用器/逻辑门的形式融合于控制逻辑电路18内部，用以在交换信号sswp在第一电平时，分别使第一电容阵列141及第二电容阵列142从第一信号源取样vip及从第二信号源取样vin以及输出电压vp，vn至比较器16的第一输入端及第二输入端；以及用以在交换信号sswp在第二电平时，分别使第二电容阵列142及第一电容阵列141从第一信号源取样vip及从第二信号源取样vin以及输出电压vp，vn至比较器16的第一输入端及第二输入端。
25.在另一些实施例中，当进行取样且交换信号sswp在第一电平时，交换电路10可依据交换信号sswp而导通开关sw12及sw13，且截止开关sw11及sw14，依据交换信号sswp而导通开关sw16及sw17，且截止开关sw15及sw18，使第一电容阵列141从第二信号源取样输入电压vin及第二电容阵列142从第一信号源取样输入电压vip，使比较器16的第一输入端接收电压vp及比较器16的第二输入端接收电压vn；当进行取样且交换信号sswp在第二电平时，交换电路10可依据交换信号sswp而导通开关sw11及sw14，且截止开关sw12及sw13，依据交换信号sswp而导通开关sw15及sw18，且截止开关sw16及sw17，使第一电容阵列141从第一信号源取样输入电压vip及第二电容阵列142从第二信号源取样输入电压vin，使比较器16的
第一输入端接收电压vp及比较器16的第二输入端接收电压vn。
26.在一些实施例中，交换电路10中的开关sw11至sw18也可由输入多路复用器及输出多路复用器取代。在第一取样期间，交换信号sswp切换至第一电平时，输入多路复用器将第一电容阵列141耦接于第一信号源，以及将第二电容阵列142耦接于第二信号源，输出多路复用器将第一电容阵列141耦接于比较器16的第一输入端，以及将第二电容阵列142耦接于比较器16的第二输入端。在第二取样期间，交换信号sswp切换至第二电平时，输入多路复用器将第一电容阵列141耦接于第二信号源，以及将第二电容阵列142耦接于第一信号源，输出多路复用器将第一电容阵列141耦接于比较器16的第二输入端，以及将第二电容阵列142耦接于比较器16的第一输入端。交换信号sswp的控制方式可在前述段落找到，在此不再赘述。
27.在量化阶段，模拟数字转换器1可针对数字输出数据dout的3位进行3次转换，比较器16可比较电压vp及vn以产生3个比较结果，控制逻辑电路18可将每个比较结果储存作为数字输出数据dout的1位的位值，以及依据每个比较结果输出选择信号至第一选择电路121及第二选择电路122以更新电压vp及vn。比较结果可以是二进位”0”或二进位”1”。举例而言，进行最高有效位的转换时，若交换信号sswp的电平使得交换电路10导通的开关为开关sw11、sw14、sw15、sw18时，若电压vp大于电压vn，则比较器16可产生二进位”1”做为比较结果，控制逻辑电路18可将二进位”1”储存作为最高有效位，设定第一选择电路121以输出接地电压至电容c1pa,c1pb的下板以下拉电压vp，以及设定第二选择电路122以输出供电电压至电容c1na,c1nb的下板以提升电压vn。更新后的电压vp会较先前的电压vp低，更新后的电压vn会较先前的电压vn高。若电压vp小于电压vn，则比较器16可产生二进位”0”做为比较结果，控制逻辑电路18可将二进位”0”储存作为最高有效位，设定第一选择电路121以输出供电电压至电容c1pa,c1pb的下板以提升电压vp，以及设定第二选择电路122以输出接地电压至电容c1na,c1nb的下板以下拉电压vn。更新后的电压vp会较先前的电压vp高，更新后的电压vn会较先前的电压vn低。模拟数字转换器1可依序比较及更新电压vp及vn以产生数字输出数据dout的3位的3位值，以及输出数字输出数据dout以供后续使用。
28.当交换信号sswp切换后，控制逻辑电路18也需要交换第一选择电路121及第二选择电路122的选择信号。图1a及图1b分别表示交换信号sswp在第一电平及第二电平的示意图。如图1a所示，若交换信号sswp在第一电平，开关sw11、sw14、sw15、sw18导通，开关sw12、sw13、sw16、sw17截止，控制逻辑电路18可输出选择信号ssel1至第一选择电路121及输出选择信号ssel2至第二选择电路122。如图1b所示，若交换信号sswp在第二电平，开关sw12、sw13、sw16、sw17导通，开关sw11、sw14、sw15、sw18截止，控制逻辑电路18可输出选择信号ssel2至第一选择电路121及输出选择信号ssel1至第二选择电路122。
29.图2是模拟数字转换器1的操作方法200的流程图。操作方法200包含步骤s202及s204，用以在多个取样期间使用2种连接设置来连接第一电容阵列141及第二电容阵列142。任何合理的技术变更或是步骤调整都属于本发明所公开的范围。步骤s202及s204如下:
30.步骤s202:在第一取样期间，将交换信号sswp切换至第一电平，以使交换电路10将第一电容阵列141耦接于比较器16的第一输入端及第一信号源，以及将第二电容阵列142耦接于比较器16的第二输入端及第二信号源；
31.步骤s204:在第二取样期间，将交换信号sswp切换至第二电平，以使交换电路10将
第一电容阵列141耦接于比较器16的第二输入端及第二信号源，以及将第二电容阵列142耦接于比较器16的第一输入端及第一信号源。
32.在步骤s202，在第一取样期间，交换信号sswp切换至第一电平时，开关sw11被导通以将第一电容阵列141耦接于第一信号源，开关sw14被导通以将第二电容阵列142耦接于第二信号源，开关sw15被导通以将第一电容阵列141耦接于比较器16的第一输入端，开关sw18被导通以将第二电容阵列142耦接于比较器16的第二输入端，开关sw12、sw13、sw16、sw12被截止。在步骤s204，在第二取样期间，当交换信号sswp切换至第二电平时，开关sw12被导通以将第一电容阵列141耦接于第二信号源，开关sw13被导通以将第二电容阵列142耦接于第一信号源，开关sw17被导通以将第一电容阵列141耦接于比较器16的第二输入端，开关sw16被导通以将第二电容阵列142耦接于比较器16的第一输入端，开关sw11、sw14、sw15、sw18被截止。
33.图3是本发明实施例中另一种模拟数字转换器3的电路示意图。模拟数字转换器3可以是单向切换(monotonic switching/set-and-down switching)逐次逼近寄存器模拟数字转换器。模拟数字转换器3及模拟数字转换器1之间的差异在于模拟数字转换器3分别使用第一电容阵列341及第二电容阵列342替换模拟数字转换器1的第一电容阵列141及第二电容阵列142，以及分别使用第一选择电路321及第二选择电路322替换模拟数字转换器1的第一选择电路121及第二选择电路122。以下针对模拟数字转换器3的差异进行解释。第一电容阵列341包含电容c1p、c2p、c3p及c4p、第二电容阵列342包含电容c1n、c2n、c3n及c4n。第一选择电路321可包含一个或多个多路复用器和/或开关，用以分别输出供电电压或接地电压至电容c1p、c2p、c3p及c4p，第二选择电路322可包含一个或多个多路复用器和/或开关，用以分别输出供电电压或接地电压至电容c1n、c2n、c3n及c4n。在取样期间，第一选择电路321及第二选择电路322可依据表格3显示的电压设置重置第一选择电路321及第二选择电路322，将供电电压vr输出至电容c1p、c2p、c3p及c4p的下板，将供电电压vr输出至c1n、c2n、c3n及c4n的下板。
34.表格3
35.电容c1pc2pc3pc4p下板电压vrvrvrvr电容c1nc2nc3nc4n下板电压vrvrvrvr
36.在转换期间，当进行最高有效位的转换时，若电压vp大于电压vn，则比较器16可产生二进位”1”做为比较结果，控制逻辑电路18可将二进位”1”储存作为最高有效位，第一选择电路321可输出接地电压至电容c1p的下板以更新电压vp，以及第二选择电路322可维持输出供电电压vr至电容c1n的下板以维持电压vn。更新后的电压vp会较先前的电压vp低，电压vn维持不变。若电压vp小于电压vn，则比较器16可产生二进位”0”做为比较结果，控制逻辑电路18可将二进位”0”储存作为最高有效位，第一选择电路321可维持输出供电电压vr至电容c1p的下板以维持电压vp，以及第二选择电路322可输出接地电压至电容c1n的下板以更新电压vn。更新后的电压vn会较先前的电压vn低，电压vp维持不变。模拟数字转换器1可依序比较及更新电压vp及vn以产生数字输出数据dout。
37.数字转换器3也可使用方法200，在多个取样期间中将交换信号sswp均匀切换在第
一电平及第二电平之间。
38.由于模拟数字转换器1，3及操作方法200在多个取样期间将交换信号sswp均匀地切换在第一电平及第二电平之间，因此整个模拟数字转换器的输出-输入曲线(transfer curve)等效上会在两种组态中切换，而使得平均非线性误差，在多数的数字码位置将得到正负相抵的效果，降低因电容不匹配造成的微分线性误差以及积分线性误差。在一些实施例中，若电容阵列141及142为十位二进制权重配置，当每个单位电容值有百分之二为标准差的随机飘移时，以模拟数字转换器1搭配方法200一起使用，最大微分非线性误差会由约0.37lsb降低至0.3lsb；而在微分线性数字输出码的统计图中，微分线性误差有明显高峰的数字码(例如在整个adc满幅范围的1/4,1/8,1/16,1/32
……
处的数字码)，的误差平均可降低0.05lsb。
39.本发明不限于实施例采用的3位sar adc，本领域普通技术人员也可依据本发明的精神将方法200应用于其他大小的sar adc。模拟数字转换器1，3及操作方法200在多个取样期间将交换信号sswp均匀地切换在第一电平及第二电平之间，降低相同组电容或不同组电容之间的电容失配产生的微分非线性误差及积分非线性度误差，大幅改善sar adc的线性度。
40.以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等同变化与修改，均应属于本发明的保护范围。
41.附图标记说明：
42.1,3:模拟数字转换器
43.10:交换电路
44.121,321:第一选择电路
45.122,322:第二选择电路
46.141,341:第一电容阵列
47.142,342:第二电容阵列
48.16:比较器
49.18:控制逻辑电路
50.200:方法
51.s202,s204:步骤
52.c1pa,c1pb,c2pa,c2pb,c3pa,c3pb,c1na,c1nb,c2na,c2nb,c3na,c3nb,c1p,c2p,c3p,c4p,c1n,c2n,c3n,c4n:电容
53.dout:数字输出数据
54.sw11至sw18:开关
55.sswp:交换信号
56.v1:第一参考电压
57.v2:第二参考电压
58.vip,vin:差动输入电压
59.vp,vn:电压