集成半导体装置与其制作方法，及双极互补动态金氧半场效晶体管装置与流程

1.本揭露的一实施例是有关一种集成半导体装置及其制作方法与双极互补动态金氧半场效晶体管装置，且特别是包含金属场板与控制相邻晶体管距离的集成半导体装置及其制作方法与双极互补动态金氧半场效晶体管装置。


背景技术：

2.当施加高电压于漏极电极时，场板是用于金属氧化物半导体场效晶体管中，以操控并重塑电场分布，而降低此些晶体管的最大电场。场板通常是金属制成，且至少有部分覆盖栅极电极。透过降低最大电场，场板增加了崩溃电压，并因此可在更高电压下运作。


技术实现要素：

3.根据本揭露的一些实施例，本揭露的一实施例揭示一种集成半导体装置。此集成半导体装置包括第一晶体管、第二晶体管、第一介电层与图案化金属层。第一晶体管包括第一栅极与至少一第一主动区域。第二晶体管包括第二栅极与至少一第二主动区域，其中第二晶体管与第一晶体管间隔第一距离。第一介电层形成在第一晶体管与第二晶体管上，且第一介电层的厚度大于第一距离的一半。图案化金属层形成在第一介电层上且部分地覆盖第二栅极。
4.根据本揭露的一些实施例，本揭露的另一实施例揭示一种半导体装置的制作方法。此制作方法先形成具有第一栅极与多个第一侧壁间隙壁的第一晶体管，且此些第一侧壁间隙壁是在第一栅极的多个侧壁上；形成具有第二栅极与多个第二侧壁间隙壁的第二晶体管，且此些第二侧壁间隙壁是在第二栅极的多个侧壁上，而第二晶体管与第一晶体管间隔第一距离，其中第一距离是从此些第一侧壁间隙壁量测至此些第二侧壁间隙壁；沉积第一介电层在第一晶体管与第二晶体管上，而第一介电层的厚度大于第一距离的一半；以及形成图案化的金属层在第一介电层上。
5.根据本揭露的一些实施例，本揭露的另一实施例揭示一种双极互补动态金氧半场效晶体管装置。此双极互补动态金氧半场效晶体管装置包含模拟区域、数字控制器区域、电源区域、第一光阻保护氧化物、第一介电层与图案化的金属层。模拟区域包含至少一双极性晶体管。数字控制器区域包含至少一互补式金属氧化物半导体晶体管。电源区域包含至少一双扩散金属氧化物半导体晶体管，此至少一双扩散金属氧化物半导体晶体管是形成且相邻于至少一互补式金属氧化物半导体晶体管。第一光阻保护氧化物形成在至少一互补式金属氧化物半导体晶体管的第一主动区域上。第一介电层形成在至少一互补式金属氧化物半导体晶体管与至少一双扩散金属氧化物半导体晶体管上，其中第一介电层的厚度大于相邻的至少一互补式金属氧化物半导体晶体管与至少一双扩散金属氧化物半导体晶体管的间距的一半。图案化的金属层形成在第一介电层上，其中此图案化的金属层部分覆盖至少一互补式金属氧化物半导体晶体管的第一主动区域。
附图说明
6.透过以下详细的描述搭配所附的附图可以对本揭露的面向有更佳的了解。需注意的是，为了配合工业的标准实务，各特征并未依比例绘制。事实上，为了使讨论得更清楚，各特征尺寸可任意的增加或减少。
7.图1是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示沉积磊晶层于基材上，以及沉积埋层于磊晶层上；
8.图2是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示形成p型区域、深井区域、n型区域的浅沟槽绝缘结构及主动区域于图1所示的中间装置上；
9.图3是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示完整的晶体管于图2所示的中间结构上；
10.图4是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其特写绘示形成金属场板氧化物在一晶体管的一侧壁与部分的栅极上，其中此晶体管在图3所示的中间结构上；
11.图5是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示沉积介电层在图4所示的中间结构上；
12.图6是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示氧化层位于图5所示的中间结构上；
13.图7是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示沉积连续金属层与连续介电层于图6所示的中间结构上；
14.图8是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示蚀刻连续金属层与连续介电层于图7所示的中间结构上；
15.图9是根据本揭露的实施例的制作集成半导体装置的方法中的垂直剖面图，其绘示形成接触结构与内连接层结构于图6所示的中间结构上；
16.图10是根据本揭露替代的实施例的垂直剖面图，其绘示包括鳍式场效晶体管(fin field effect transistors；finfets)的集成半导体装置；
17.图11是根据本揭露替代的实施例的垂直剖面图，其绘示包含晶体管的集成电路半导体双极互补动态金氧半场效晶体管(bipolar/cmos/dmos；bcd)装置，其中相邻的晶体管在高电压区中具有接触场板；
18.图12a是根据本揭露替代的实施例的垂直剖面图，其绘示含有三个晶体管的集成半导体装置；
19.图12b是根据本揭露替代的实施例的垂直剖面图，其绘示含有三个晶体管、光阻保护氧化物层与第一介电层的集成半导体装置；
20.图13是根据本揭露替代的实施例的平面图，其绘示的是半导体集成电路的bcd装置；
21.图14是绘示本揭露的方法的概括制程步骤的流程图。
22.【符号说明】
23.100:基材
24.102:磊晶层
25.104:埋层
26.106:p型区域
27.108:深井
28.110:高电压n型井
29.112com,114a,114b:主动区域、源极/漏极
30.114c,116a,116b,116c:主动区域
31.118:浅沟槽绝缘结构
32.120a,120b,120c,120f:晶体管
33.121a,121b,123a,123b:隔板层
34.122a,122b,122c:侧壁间隙壁
35.124a,124b,124c:栅极
36.125a,125b:栅极氧化物
37.125c:栅极氧化层
38.126:光阻保护氧化物、光阻保护氧化物层
39.128:介电层、氧化层
40.136,136l:介电层
41.132:沟槽
42.134:金属层、堆叠层
43.134l:金属层
44.135a,135b:图案化堆叠层
45.138:光阻层
46.140:接触蚀刻停止层
47.142d,142g,142mfp,142s,144v,146v:介层窗结构142l,144l:金属线
48.142v:介层窗结构、接触结构
49.200,300,400,500:集成半导体装置
50.600:方法
51.602,604,606,608,610,612,614:步骤
52.700:集成半导体装置、双极互补动态金氧半场效晶体管装置
53.702:模拟区块、模拟区域
54.704:数字控制器区域
55.706:电源区块、电源区域
56.a:部分
57.l0,l1,l2,l3,l4:层间介电层、层间介电层结构
58.x1,x2：距离
59.y：厚度
具体实施方式
60.以下揭露提供许多不同的实施方法或实施例，以实施所提供的标的的不同特征。以下所描述的构件与特定的实施例是用来简化本揭露的实施例。当然这些仅为实施例，并
非做为限制。例如，描述形成第一特征在第二特征上，可能包含实施例中第一与第二特征是透过直接接触形成，也可能包含实施例中在第一与第二特征之间有形成额外的特征，使得第一与第二特征并无直接接触。此外，本揭露中不同的实施例可能包含重复的参考数字及/或字母。这些重复内容是为了简单明了，并非用来规定所讨论的不同实施例或配置的关系。
61.此外，空间相关用语如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”与其他相关用语，在此可能用来方便描述附图中的元件或特征与另一(另一些)元件或特征之间的关系。除了附图中描述的方向，这些空间相关的用语目的在包括装置使用或操作的不同方向。这些设备可能会以另一种方式定位(旋转90度或在其他方位上)，因此可利用同样的方式来解释在此所使用的空间相对符号。
62.本揭露主要是针对半导体装置，特别是包含金属场板的半导体装置。实施例包含但不限于双极互补动态金氧半场效晶体管(bipolar/cmos/dmos；bcd)装置。例如，bcd可包含双极区域、互补式金属氧化物半导体(complementary metal oxide semiconductor；cmos)区域及双扩散金属氧化物半导体(double diffused metal oxide semiconductor；dmos)区域。双极区域可包含双极性接面晶体管(bipolar junction transistors；bjts)，以执行精确的模拟功能。cmos区域可包含互补式金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistors；mosfets)，以执行数字功能。dmos区域可包含电源与高电压元件，以提供电源与任何高电压元件。当施加高电压时，bcd结合使用金属场板可重塑电场分布，以降低bcd装置中晶体管的最大电场。为了增加dmos晶体管的装置崩溃电压，可增加金属场板于层间介电(inter-layer dielectric；ild)层上，以降低主动区域与栅极之间的回馈电容，其中ild层覆盖栅极电极。场板可部分地或完全地覆盖栅极电极。当施加高电压时，使用金属场板可重塑电场分布，以降低bcd装置中晶体管的最大电场。
63.然而，随着晶体管变得越小及越紧密，金属场板的制造可能会导致残留金属在相邻晶体管间。残留金属可增加导通电阻，因此增加装置的功率消耗。残留金属通常位于形成于介电层的深v型通道中，若为如此很难透过传统的蚀刻技术到达与移除残留金属。由金属场板的制作中，减少或消除残留金属的一种方法是增加相邻晶体管间的距离。透过增加相邻晶体管的间距，出自金属场板的制作中的任何剩余残留金属可被蚀刻移除。然而，此解决方式会导致较低的表面密度(areal density)。
64.在此揭露各个实施例中，提供集成半导体装置的制造，其可制得金属场板，其中半导体装置的相邻晶体管的间距是被最小化。各个实施例也可消除因形成金属场板造成的残留金属。特别的是，所揭露的不同实施例中，直接覆盖在相邻晶体管的介电层的厚度至少是相同于相邻晶体管的一半间距。通过覆盖具足够厚度的介电层在相邻晶体管的介电层上，残留金属可被消除。因此，金属场板可形成，且不会牺牲表面密度。
65.在各个实施例中，位于相邻晶体管上的介电层的厚度可大于相邻晶体管的一半间距。在各个实施例中，相较于缺乏金属场板的相似装置，添加金属场板与控制相邻晶体管的距离造成导通电阻实质降低15-35％。越低的导通电阻将造成较低的功率损耗。此外，越低的导通电阻允许更小的装置间距。对于具有相同数量的装置的晶片上，越小的装置间距可造就更小的晶片尺寸。在各个实施例中，晶体管可包括鳍式场效晶体管(fin field effect transistors；finfets)。
66.请参照图1，磊晶层102可形成在基材100上。在多个实施例中，基材100可包括具有硅或锗的晶体、多晶体或非晶体结构的元素半导体；含有碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及锑化铟的化合物半导体；含有sige、gaasp、alinas、algaas、gainas、gainp及gainasp的合金半导体；其他适合的材料，或上述材料的组合。再者，半导体基材100可为半导体在绝缘体上(如硅覆绝缘体(silicon on insulator；soi))。在各个实施例中，磊晶层102可为p型磊晶层(如p型硅磊晶层或任何其他适合的p型材料)。多个实施例中，埋层104(如n型埋层)可形成在磊晶层102上。n型埋层104可为n型硅或任何其他适合的n型材料。磊晶层102可透过气相磊晶(vapor phase epitaxy；vpe)、分子束磊晶(molecular beam epitaxy；mbe)、原子层沉积(atomic layer deposition；ald)或任何适合的方式来形成。埋层104可透过化学气相沉积(chemical vapor deposition；cvd)、电浆辅助化学气相沉积(plasma enhanced chemical vapor deposition；pecvd))或ald来形成。
67.请参照图2，深井108(如p型深井)可形成在埋层104上。高电压n型井(high voltage n-type well；hvw)110可形成在深井108上。通过沉积一层p型材料在埋层104上，接着蚀刻并图案化深井108，深井108可被形成。首先，高电压n型井110及设置在高电压n型井110的任一侧的p型区域106可透过沉积半导体材料(如硅)的连续层来形成。接着，半导体材料连续层可覆盖光阻层(未显示)，且此光阻层是接着被图案化。图案化的光阻层接着可作为离子布植的遮罩。p型区域106与高电压n型井110可以依任何次序成形。也就是说，当作为高电压n型井110的半导体材料的部分连续层被遮蔽时，形成p型区域106。再来，遮蔽p型区域106，且形成高电压n型井110。或者，形成p型区域106及高电压n型井110的顺序可以颠倒。
68.接着，浅沟槽绝缘结构118可形成在p型区域106中。通过先形成沟槽在p型区域106中，并填入介电材料(如二氧化硅)于沟槽中，浅沟槽绝缘结构118可被形成。其他适合的介电材料在预期的揭露范围内。主动区域112com、114a、114b、116a与116b(如源极/漏极)可透过遮蔽p型区域106的上表层与高电压n型井110来形成，且进行对应的布植操作，直到对应的主动区域112com、114a、114b、116a与116b(如源极/漏极区)生成。以下进行更详细的讨论，主动区域112com可为相邻晶体管之间的共同主动区域。主动区域114a与114b可分别作为相邻晶体管120a与120b的源极/漏极。主动区域116a与116b可作为其他晶体管(未完全显示)的源极/漏极。
69.请参照图3，第一晶体管120a与第二晶体管120b可彼此相邻形成。第一晶体管120a与第二晶体管120b可通过形成栅极堆叠来完成，其中栅极堆叠包含对应的栅极氧化物125a和125b与对应的栅极124a和124b，此些栅极堆叠位于p型区域106及高电压n型井110上。接着，可在对应的栅极堆叠(栅极氧化物125a和栅极124a及栅极氧化物125b和栅极124b)上形成对应的侧壁间隙壁122a和122b。在替代的实施例中，形成主动区域112com、114a、114b、116a与116b前，形成栅极氧化物125a、125b、栅极124a与124b及侧壁间隙壁122a和122b，其中主动区域112com是作为第一晶体管120a与第二晶体管120b共用的主动区域。在这种方式之下，主动区域114a和114b可自对准栅极堆叠。
70.在一实施例中，集成半导体装置可具有第一晶体管120a与第二晶体管120b，其中第一晶体管120a具有第一源极/漏极112com、第一源极/漏极114a与第一栅极124a，且第二晶体管120b具有第二源极/漏极112com、第二源极/漏极114b与第二栅极124b。后述更详细
讨论的额外实施例可包括额外的晶体管(如含有第三源极、第三漏极与第三栅极的第三晶体管)。第一栅极124a与第二栅极124b可透过如al、cu、w、ti、ta、tin、tan、nisi与cosi的导电金属材料成形。其他适合的导电材料或上述材料的组合在预期的揭露范围内。
71.图4绘示图3中标示“a”的部分，且此部分包括有相邻晶体管120a与120b。请参照图4，在一实施例中，晶体管120a和120b的侧壁间隙壁122a和122b可包含具有氮化硅的第一隔板层121a和121b及具有氧化硅的第二隔板层123a和123b。在一实施例中，光阻保护氧化物(resist protect oxide；rpo)层126可形成在第二晶体管120b的栅极124b的一部分、侧壁间隙壁122b及p型区域106的一部分上。透过沉积一层氧化物材料(诸如二氧化硅或任何适合的氧化物)，并接着图案化氧化物层，以使得剩余的氧化物材料覆盖一部分的第二晶体管120b及p型区域106，rpo层126可被形成。通常会在硅化前沉积rpo层126。硅化的过程中，被rpo层126覆盖的部分的中间装置可通过rpo层126来保护，而不被硅化。透过cvd、pecvd、ald或其他适合的方法可形成rpo层。图4也绘示一组相邻的第一晶体管120a与第二晶体管120b之间的第一距离x1。如绘示于图4中，相邻的第一晶体管120a与第二晶体管120b的间距可由侧壁间隙壁122a量测到侧壁间隙壁122b。距离x(如x1和x2)可定义为任意两个相邻的晶体管之间的距离。
72.请参照图5，金属场板底介电层128(在此亦称之为第一介电层128)可沉积在绘示于图4中的中间结构。金属场板底介电层128可为任何适合的介电材料所制成(诸如二氧化硅、碳化硅、氮氧化硅、氮化硅、硼磷硅酸盐玻璃(boro-phospho-silicate glass；bpsg)、磷硅酸盐玻璃(phosphosilicate glass；phosphorus doped silicon glass；psg)、四乙氧基硅烷(tetraethoxysilane；tetraethylorthosilicate；tetrethoxysilicide；teos)及/或上述材料的组合)。金属场板底介电层128可透过cvd、pecvd、ald或任何其他适合的方法形成。
73.请参照图6，可将金属场板底介电层128蚀刻。如图6所示，金属场板底介电层128可蚀刻成厚度y。如金属场板底氧化层128的蚀刻结果，将会在相邻的第一晶体管120a与第二晶体管120b之间形成沟槽132。金属场板底介电层128的厚度y可在至的范围(如至)，然而取决于相邻晶体管之间的距离x，可使用更大或更小的厚度。取决于金属场板底介电层128的厚度、相邻晶体管的距离x及相邻晶体管的高度，可改变沟槽132的尺度。随着相邻晶体管的高度提升，沟槽132的深度可随之增加。另外，随着相邻晶体管的距离x增加，所形成沟槽132的深度可随之增加。因此，在沟槽132发生残留金属的可能性会增加。故，如下述对应图8的更详细的讨论，金属场板底介电层128的厚度y可为相邻晶体管间的距离x的函数。
74.请参照图7，连续金属层134l可沉积在金属场板底介电层128之上。在多个实施例中，连续金属层134l可为钛、氮化钛、钽、氮化钽或上述材料的组合所制成。其他适合作为连续金属层的金属材料也在预期的揭露范围内。连续金属层134l的厚度可在至的范围(如至)，而更大或更小的厚度也可使用。
75.接着，连续金属场板顶介电层136l(在此亦称之为第二介电层136)可沉积在连续金属层134l上。连续金属场板顶介电层136l可为任何适合的介电材料所制(如二氧化硅、碳化硅、氮氧化硅、氮化硅、硼磷硅酸盐玻璃、磷硅酸盐玻璃、四乙氧基硅烷及/或上述材料的
组合)。其他适合的氧化物材料也在预期的揭露范围内。连续金属场板顶介电层136l可透过cvd、pecvd、ald或任何其他适合的方法形成。金属场板顶介电层136l的厚度可在至至的范围(如至)，而更大或更小的厚度也可使用。
76.请参照图8，可图案化连续金属场板顶介电层136l与连续金属层134l。透过沉积光阻层138在连续金属场板顶介电层136l上及图案化光阻层138可达到图案化。在蚀刻制程中，图案化光阻层138可作为遮罩，以保护连续金属场板顶介电层136l及连续金属层134l。如此一来，图案化的金属场板顶介电层136及图案化的金属层134可成形，且可完成在第二晶体管120b的一部分上的金属场板。然而，如果相邻晶体管120a和120b的距离x大于或等于两倍的金属场板底介电层128的厚度y，经过形成图案化金属场板顶介电层136与图案化金属层134的蚀刻制程之后，一些剩余的连续金属层134l残留在沟槽132里。据此，请参照图6，在此揭露的各个实施例包含可被蚀刻的金属场板底介电层128，故金属场板底介电层128的厚度y是大于或等于相邻第一晶体管120a与第二晶体管120b的距离x的一半(即y≥x/2)。透过蚀刻金属场板底介电层128(见图6)，使得剩余的金属场板底介电层128具有足够的厚度，不管相邻晶体管(如120a及120b)的间距，可消除沟槽132里的残留金属。
77.请参照图9，接触蚀刻停止层140可沉积在绘示于图8中的中间结构上。接触蚀刻停止层140可沉积在金属场板底介电层128(即第一介电层128)及金属场板顶介电层136(即第二介电层136)上。接触蚀刻停止层140可为氮化硅、氮氧化物或任何适合材料所制，且其厚度在至的范围(如至)，而更大或更小的厚度也可使用。接触蚀刻停止层140可透过cvd、pecvd、ald或任何其他适合的方法形成。在各个实施例中，金属场板底介电层128的厚度y是大于或等于相邻第一晶体管120a与第二晶体管120b的距离x的一半(即y≥x/2)，所有的图案化金属层134可被蚀刻，故没有剩余的金属层134残留在沟槽132里。因此，接触蚀刻停止层140可直接形成在相邻晶体管(如晶体管120a、120b与120c)之间的金属场板底介电层128上(即第一介电层128)。
78.接下来，氧化物材料可沉积在接触蚀刻停止层140上，以完成初始的ild层结构l0。在初始ild层l0可先蚀刻出通孔(未显示于图中)，接着填满导电材料，以形成接触介层窗结构142v。额外的ild层结构l1、l2、l3与l4可接着根据需求制造。第一阶ild层结构l1可包括形成于其中的第一金属线142l。第二阶ild层结构l2可包括形成于其中的第二阶介层窗结构144v。第三阶ild层结构l3可包括形成于其中的第二金属线144l。第四阶ild层结构l4可包括形成于其中的第三阶介层窗结构146v。此结果为集成半导体装置200。额外的ild层结构可根据需求添加。每一个ild层l0至l4可由适合的介电材料所制成。每一个ild层l0至l4可由相同或相异的介电材料所制成。
79.请参照图10，是绘示替代的集成半导体装置300。在集成半导体装置300的替代实施例中，于集成半导体装置200所示的晶体管120a与120b可替换成鳍式场效晶体管(finfets)120f。finfet是场效晶体管，其中的通道可为鳍状，而栅极可位于通道的三侧，如顶部及两侧侧壁。finfets是非平面的，其中鳍形的通道由基材表面突伸出。因此，增加鳍的高度会影响整体装置的高度，易言之，根据在此揭露的各个实施例，增加鳍的高度可能影响所制造的相邻finfet晶体管能靠多近。根据在此揭露的各个实施例中，随着finfet晶体管的高度在垂直方向中增加，为了减少用以形成场金属板的残留金属，使用场金属板的相邻
晶体管间的横向距离可影响覆盖介电层的厚度。随着相邻晶体管的高度提高，沟槽132的深度也会增加。此外，当相邻晶体管间的距离x提升时，所形成沟槽132的深度也会增加。因此，为了减轻沟槽中后续的残留金属影响，可增加金属场板底介电层128的厚度y，以减轻后续沉积金属残留在沟槽132中的情形，其中沟槽132是形成在金属场板底介电层128中。
80.请参照图11，是绘示另一替代实施例的集成半导体装置400。在此替代实施例中，相邻晶体管120a和120b有对应的图案化堆叠层135a和135b(堆叠的导电场板层)，图案化堆叠层135a和135b是相邻相同共有的主动区域112com，如漏极区域。图案化堆叠层135a和135b可为如前述实施例所绘示的堆叠层的一部分(即rpo层126、第一介电层128、图案化金属层134、第二介电层136及接触蚀刻停止层140)。需注意的是，为提升图示的清晰度，rpo层126、第一介电层128、第二介电层136及接触蚀刻停止层140的符号并未标示。同时绘示出分别作为源极、栅极、漏极及金属场板的介层窗结构142s、142g、142d及142mfp，依序对应。相较于缺少导电场板的相似装置，添加图案化堆叠层134降低导通电阻15-35％(如20-30％)。越低的导通电阻可以降低功率消耗，且允许更小的装置间距。在具有相同数量的装置的晶片上，越小的装置间距可造就更小的晶片尺寸。
81.请参照图12a，是绘示另一种替代实施例为集成半导体装置500。在此替代实施例中，绘示出第三晶体管120c。第三晶体管120c可包含主动区域114c、116c及其他共同主动区域112com。第三晶体管120c可包括第三侧壁间隙壁122c、第三栅极124c及第三栅极氧化层125c。第二距离x2可定义为第二晶体管120b与第三晶体管120c之间的距离，此距离是从第二侧壁间隙壁122b量测至第三侧壁间隙壁122c。
82.请参照图12b，图12a的替代实施例绘示出形成在相邻的三个晶体管120a、120b与120c上的金属场板底介电层128。类似上述图4所示的操作方法，rpo 126可形成在第二晶体管120b的栅极124b的一部分、侧壁间隙壁122b及部分的p型区域106上。透过沉积一层氧化材料(如二氧化硅或任何适合的氧化物)，并接着图案化氧化层，以使剩余的氧化物材料覆盖部分第二晶体管120b及p型区域106，即可形成rpo层126。通常会在硅化前沉积rpo层126。硅化的过程中，被rpo层126覆盖的部分的中间装置可通过rpo层126来保护，而不被硅化。透过cvd、pecvd、ald或任何其他适合的方法可形成rpo层126。此外，类似上述图5与图6所示的方法，可沉积金属场板底介电层128在晶体管120a、120b与120c上。金属场板底介电层128可为任何适合的介电材料所制(如二氧化硅、碳化硅、氮氧化硅、氮化硅、硼磷硅酸盐玻璃、磷硅酸盐玻璃、四乙氧硅烷及/或上述材料的组合)。透过cvd、pecvd、ald或任何其他适合的方法可形成金属场板底介电层128。如前述对应于图6的讨论，金属板底介电层128可蚀刻至厚度y。为了说明所有相邻晶体管，x1与x2可被考虑，故蚀刻的金属场板底介电层128的厚度y是大于或等于距离x1与x2中较大距离的一半。在绘示于图12b的范例中，距离x2大于距离x1。因此，蚀刻的金属场板底介电层128的厚度y大于或等于x2的一半(即y≥x2/2)。虽然图12a与12b绘示的距离x2大于x1，这图示并非用来限制。在其他的实施例中，距离x1大于x2。在此些实施例中，蚀刻的金属场板底介电层128的厚度大于或等于x1的一半(即y≥x1/2)。
83.请参照图13，是绘示另一种替代的集成半导体装置700。在此实施例中，集成半导体装置700可为bcd。如绘示于图13中，集成半导体装置700包含具有bjts的模拟区域702、具有多个cmos晶体管的数字控制器区域704及具有多个dmos晶体管的电源区域706。各个实施例中，电源区域706的dmos晶体管可包括高电压应用，其得利于前述任意实施例所述的金属
场板的额外应用。在其他实施例中，数字控制器区域704的cmos晶体管可包括前述任意实施例所述的金属场板。或者，电源区域706的dmos晶体管及数字控制器区域704的cmos晶体管包括前述任意实施例所述的金属场板。
84.图14绘示一通用的方法600来制作集成半导体装置200、300、400与500。请参照图14，此方法600包括形成第一晶体管120a的步骤602，其中第一晶体管120a具有第一栅极124a及第一栅极124a的侧壁上的侧壁间隙壁122a。参照步骤604，方法600包括形成相邻于第一晶体管120a的第二晶体管120b，且第二晶体管120b具有第二栅极124b及第二栅极124b的侧壁上的第二侧壁间隙壁122b，其中第二晶体管120b与第一晶体管120a可形成第一距离x1，此距离由第一侧壁间隙壁122a量测至第二侧壁间隙壁122b。参照步骤606，方法600包括形成第一介电层128在第一晶体管120a及第二晶体管120b上，其中形成第一介电层128可包括沉积第一介电层128在第一晶体管120a与第二晶体管120b之上，并蚀刻第一介电层128，以使第一介电层的厚度y大于第一距离x1的一半。参照步骤608，方法600包括沉积金属层134在第一介电层128上。参照步骤610，方法600包括沉积第二介电层136在图案化金属层134上。参照步骤612，方法600包括图案化金属层134及第二介电层136。参照步骤614，方法600还包括形成接触结构142v，此接触结构142v连接至金属层134。
85.在此揭露的实施例是针对集成半导体装置200、300、400与500，并特别针对包含金属场板的集成半导体装置200、300、400与500。此些实施例包含但不限于bcd装置。在各个实施例中，在相邻晶体管120a和120b上的介电层128的厚度y可大于相邻晶体管的距离x的一半。在各个实施例中，相较于缺乏金属场板的相似装置，添加金属场板与控制相邻晶体管120a、120b与120c的距离，造成导通电阻降低15-35％。越低的导通电阻可降低功率消耗，也允许更小的装置间距。在具有相同装置数量的晶片上，越小的装置间距可造就更小的晶片尺寸。在各个实施例中，多个晶体管可包括finfets。
86.请参照图1至图13，各个实施例提供集成半导体装置200、300、400与500。集成半导体装置可包括：包括第一栅极124a与至少一第一主动区域112com和114a的第一晶体管120a；包括第二栅极124b与至少一第二主动区域112com和114b的第二晶体管120b，其中第二晶体管120b与第一晶体管120a相隔第一距离x1；形成在第一晶体管120a的栅极侧壁上与第二晶体管120b的栅极侧壁上的介电侧壁间隙壁122a和122b；形成在第一晶体管120a与第二晶体管120b上的第一介电层128，其中第一介电层128的厚度大于第一距离x1的一半；及形成在第一介电层128之上，且部分覆盖第二栅极124b的图案化金属层134。
87.在另一实施例中，第一距离x1是量测介电侧壁间隙壁122a和122b的间距，其中介电侧壁间隙壁122a和122b形成在第一晶体管120a与第二晶体管120b的栅极侧壁上。在另一实施例中，集成半导体装置200、300、400与500还包括rpo 126，其中此rpo 126是形成在一部分的第二晶体管120b上，且部分覆盖第二栅极124b。在另一实施例中，图案化金属层134部分覆盖第二栅极124b。在另一实施例中，集成半导体装置200、300、400与500还包括耦合图案化金属层134的接触介层窗结构142v。
88.在另一实施例中，集成半导体装置200、300、400与500可还包括第三晶体管120c，第三晶体管120c包括第三栅极124c及至少一第三主动区域114c，其中至少一介电层侧壁间隙壁122c形成在第三晶体管120c的栅极侧壁上，且第一介电层128形成在第一晶体管120a、第二晶体管120b与第三晶体管120c上；而第二晶体管120b与第三晶体管120c之间的第二距
离x2，是从形成在第三晶体管120c的栅极侧壁上的至少一介电侧壁间隙壁122c来量测，其中第二距离x2小于第一距离x1。
89.在另一实施例中，第一晶体管、第二晶体管或第三晶体管的至少一者是finfet。在另一实施例中，至少一第一主动区域包括高电压井。
90.请参照图1至图14，各个实施例提供制作集成半导体装置的方法。此方法可包括多个操作：形成第一晶体管120a，其中第一晶体管120a包括第一栅极124a与第一栅极124a的侧壁上的第一侧壁间隙壁122a；形成第二晶体管120b，第二晶体管120b包括第二栅极124b与第二栅极124b的侧壁上的第二侧壁间隙壁122b，其中第二晶体管120b与第一晶体管120a相隔第一距离x1，此距离是自第一侧壁间隙壁122a量测至第二侧壁间隙壁122b；沉积第一介电层128在第一晶体管120a与第二晶体管120b上，其中第一介电层128的厚度y大于第一距离x1的一半；及形成图案化金属层134在第一介电层128上。
91.在另一实施例中，制作集成半导体装置的方法可包括形成光阻保护层126在至少一第二主动区域112com和114b上的操作，其中第二主动区域112com和114b是关联第二晶体管120b，且光阻保护层126形成在第二栅极124b与第一介电层128之间。在另一实施例中，形成第一晶体管120a的操作可包括形成mosfet、finfet、bjt或dmos晶体管的一者的操作。
92.在另一实施例中，制作集成半导体装置的方法还包括形成第二介电层136在图案化金属层134上，其中形成图案化金属层134与形成第二介电层136可包括多个操作：沉积连续图案化金属层134l与连续第二介电层136l；再图案化连续金属层134l与连续第二介电层136l，以形成图案化金属层134及图案化第二介电层136，故图案化金属层134及图案化第二介电层136部分覆盖第二栅极124b。
93.在另一实施例中，图案化金属层134与图案化第二介电层136部分覆盖至少一第二主动区域112com和114b，其中第二主动区域112com和114b是关联于第二晶体管120b。在另一实施例中，图案化连续金属层134l与连续第二介电层136l移除位于第一晶体管120a及第二晶体管120b之间所有的连续金属层134l。
94.在另一实施例中，制造集成半导体装置的方法可包括形成第三晶体管120c的操作，其中第三晶体管120c包括第三栅极124c及第三栅极124c的侧壁上的第三侧壁间隙壁122c，且第三晶体管120c与第二晶体管120b间隔第二距离x2，此距离是自第二侧壁间隙壁122b量测至第三侧壁间隙壁122c。在另一实施例中，集成半导体装置可包括bcd装置。
95.请参照图1至图13，各个实施例提供bcd装置700。bcd装置700可包括：包括至少一bjt的模拟区域702；包括至少一cmos晶体管的数字控制器区域704；相邻于cmos晶体管所形成的至少一dmos晶体管的电源区块706区域；形成在cmos晶体管的第一主动区域上的第一光阻保护氧化物126；至少形成在cmos晶体管与dmos晶体管上的第一介电层128，其中第一介电层128的厚度y大于相邻的cmos晶体管与dmos晶体管间的距离x1的一半；以及包含形成在第一介电层128上且部分覆盖cmos晶体管的第一主动区域的图案化金属层134。
96.在一实施例中，cmos晶体管包括finfet。在一实施例中，bcd装置700还包括第二介电层136及接触蚀刻停止层140，其中第二介电层136位于图案化金属层134上，且接触蚀刻停止层140形成在第一介电层128与第二介电层136上。
97.在一实施例中，接触蚀刻停止层140直接形成在第一介电层128上，此第一介电层128在相邻的cmos晶体管与dmos晶体管之间。
98.前面概述了数个实施例的特征，使得本领域技术人员可更好理解本揭露的面向。本领域技术人员应当理解到可以使用本揭露作为基础，来设计或修改其他制程与架构，以落实相同目的和/或达到在此介绍的实施例的相同优点。本领域技术人员需同时理解这些对等的结构并没有偏离本揭露的精神与范畴，而且在不偏离本揭露的精神与范畴下，可在此做不同的改变、替代与变动。