集成电路及其制造方法与流程

1.本案是关于一种集成电路及其制造方法，特别是关于一种具有下层电力轨的配置的一种集成电路及其制造方法。


背景技术：

2.集成电路(integrated circuit，ic)小型化的最新趋势已经导致消耗更少功率但以更高速度提供更多功能性的更小装置。小型化制程亦导致更严格的设计及制造规范以及可靠性挑战。各种电子设计自动化(electronic design automation，eda)工具产生、最佳化及验证针对集成电路的标准单元布局设计，同时确保满足标准单元布局设计及制造规范。


技术实现要素：

3.根据本案的一实施例提供一种集成电路，集成电路包含在第一连接层中的第一电压电力轨及第二电压电力轨。第一电压电力轨及第二电压电力轨中的每一者在垂直于第一方向的第二方向上延伸。集成电路包含在第一连接层下方的第一电压下层电力轨及第二电压下层电力轨。第一电压下层电力轨及第二电压下层电力轨中的每一者在第一方向上延伸。集成电路包含第一通孔连接件及第二通孔连接件，第一通孔连接件将第一电压电力轨与第一电压下层电力轨连接起来，第二通孔连接件将第二电压电力轨与第二电压下层电力轨连接起来。集成电路包含在第一连接层之下的第一半导体结构及第二半导体结构。第一半导体结构中的第一类型晶体管的源极区导电连接至第一电压下层电力轨。第二半导体结构中的第二类型晶体管的源极区导电连接至第二电压下层电力轨。集成电路包含在第二方向上延伸的第一信号导线及在第二方向上延伸的栅极导体。第一信号导线处于第一连接层中。栅极导体在通道区处与第一半导体结构或第二半导体结构相交。栅极通孔连接件将栅极导体与第一信号导线直接连接。
4.根据本案的另一实施例，提供一种集成电路的制造方法，包含：在第一半导体结构中制造具有源极区的第一类型晶体管；及在第二半导体结构中制造具有源极区的第二类型晶体管。方法包含制造在通道区处与第一半导体结构或第二半导体结构相交的栅极导体。栅极导体在垂直于第一方向的第二方向上延伸。方法包含：制造导电连接至第一类型晶体管的源极区的第一电压下层电力轨；及制造导电连接至第二类型晶体管的源极区的第二电压下层电力轨。第一电压下层电力轨及第二电压下层电力轨中的每一者在第一方向上延伸。方法包含：沉积覆盖第一电压下层电力轨及第二电压下层电力轨的绝缘材料；及在绝缘材料上方沉积金属以形成第一连接层。方法包含图案化第一连接层以形成在第二方向上延伸的第一电压电力轨、在第二方向上延伸的第二电压电力轨及在第二方向上延伸的第一信号导线。第一电压电力轨通过第一通孔连接件与第一电压下层电力轨直接连接，且第二电压电力轨通过第二通孔连接件与第二电压下层电力轨直接连接。第一信号导线通过栅极通孔连接件与栅极导体直接连接。
5.根据本案的另一实施例，关于一种集成电路。集成电路包含第一电压电力轨及第二电压电力轨，第一电压电力轨及第二电压电力轨中的每一者在垂直于第一方向的第二方向上延伸，第一电压电力轨及第二电压电力轨中的每一者处于第一连接层中；第一电压下层电力轨及一第二电压下层电力轨，第一电压下层电力轨及第二电压下层电力轨中的每一者在第一方向上延伸，第一电压下层电力轨及第二电压下层电力轨中的每一者处于第一连接层下方，其中第一电压下层电力轨导电连接至第一电压电力轨，且第二电压下层电力轨导电连接至第二电压电力轨；第一类型晶体管，具有源极区，处于第一连接层之下的第一类型主动区内的第一半导体结构中，导电连接至第一电压下层电力轨；第二类型晶体管，具有一源极区，处于第一连接层之下的第二类型主动区内的第二半导体结构中，导电连接至第二电压下层电力轨；第一信号导线及一第二信号导线，在第二方向上延伸，第一信号导线及第二信号导线中的每一者处于第一连接层中；端点导体，在第一类型晶体管的一漏极区处与第一半导体结构相交或在第二类型晶体管的一漏极区处与第二半导体结构相交；及端点通孔连接件，将端点导体与第二信号导线直接连接。
附图说明
6.当结合随附附图阅读时，根据以下详细描述最佳地理解本案的一实施例的态样。应注意，根据行业中的标准实践，未按比例绘制各种特征。实务上，为了论述清楚起见，各种特征的尺寸可以任意增加或减小。
7.图1为根据一些实施例的反向器电路的布局图；
8.图2a至图2c为根据一些实施例的如由图1中的布局图指定的反向器电路的横截面图；
9.图3a为根据一些实施例的具有时槽通孔连接件的反向器电路的布局图；
10.图3b为根据一些实施例的在单元的每一竖直边界处具有一个电力轨的反向器电路的布局图；
11.图4a为根据一些实施例的具有下层电力轨的与或反向器逻辑电路的布局图；
12.图4b为根据一些实施例的如由图4a中的布局图指定的与或反向器逻辑电路的等效电路；
13.图4c为根据一些实施例的图4a中的与或反向器逻辑电路的电路图；
14.图5a为根据一些实施例的具有下层电力轨的传输栅极电路的布局图；
15.图5b为根据一些实施例的如由图5a中的布局图指定的传输栅极电路的等效电路；
16.图5c为根据一些实施例的图5a中的传输栅极电路的电路图；
17.图6为根据一些实施例的由处理器产生集成电路的布局设计的方法的流程图；
18.图7a至图7e为根据一些实施例的各种电路的部分布局图；
19.图8为根据一些实施例的具有下层电力轨的集成电路的电力分布连接的三维示意图；
20.图9a至图9b为根据一些实施例的电力轨与电力短线之间的电力分布连接的示意图；
21.图10为根据一些实施例的第二连接层中的电力短线的布局平面图的示意图；
22.图11为根据一些实施例的制造具有下层电力轨的集成电路的方法的流程图；
23.图12为根据一些实施例的电子设计自动化(electronic design automation，eda)系统的方块图；
24.图13为根据一些实施例的集成电路(integrated circuit，ic)制造系统及与其相关联的ic制造流程的方块图。
25.【符号说明】
26.20,20a,20b,30b:第二电压下层电力轨
27.32,34,35,38,338,832,932,934,936:第二电压电力轨
28.40,40a:第一电压下层电力轨
29.52,54,55,58,352,852,854,952,954,956,958:第一电压电力轨
30.80p:p型主动区
31.80n:n型主动区
32.100,100b,300:反向器电路
33.111,119:假性栅极导体布局图案
34.115,ga1,ga2,gb2,gb1,ga1,ga2,gb2,gb1:栅极导体
35.155,192,195,198,454,456,458,462,464,492,494,495p,495n,496,498,551,552p,552n,558p,558n,559:信号导线
36.172p,172n,178,472p,472n,474p,474n,475,475p,475n,476p,476n,478p,478n,572p,572n,575,578p,578n:端点导体
37.180n:n型第一半导体结构
38.180p:半导体结构
39.210:绝缘材料
40.301,309:竖直边界
41.302,308:水平边界
42.400:aoi逻辑电路
43.500:传输栅极电路
44.562,564,566,568:水平信号路由线
45.600,1100:方法
46.610,620,625,630,640,650,660,665,670,675,1110,1120,1130,1140,1150,1155,1160,1165:操作
47.820m5,840m5:第六连接层电力轨
48.830m6,850m6:第七连接层电力轨
49.832m4,852m4,852m4:第五连接层电力轨
50.870:端点导体阵列
51.1010,1020:单元
52.1012,1022:水平边界
53.1019:边界
54.1062:空轨道
55.1068:输出销
56.1200:电子设计自动化系统
57.1202:(硬件)处理器
58.1204:非暂时性计算机可读储存介质(记忆体)
59.1206:计算机程序码(指令)
60.1207:(包含标准单元的标准单元)库
61.1208:总线
62.1209:布局(layout)图
63.1210:输入/输出(i/o)接口
64.1212:网络接口
65.1214:网络
66.1242:使用者界面(ui)
67.1300:集成电路制造系统
68.1320:设计室
69.1322:ic设计布局(layout)图
70.1330:遮罩室
71.1332:数据预备
72.1344:遮罩制造
73.1345:遮罩
74.1350:ic制造商/制造商
75.1352:制造工具
76.1353:(半导体)晶圆
77.1360:ic装置
78.a-a’,b-b’,c-c’:切割平面
79.qq’,pp’:线段
80.a1,a2,b1,b2:输入端
81.cpp:接触多晶节距
82.ch:单元长度
83.dt1n,dt1p:漏极区
84.m0:金属层
85.m1:第二连接层
86.m2:第三连接层
87.m3:第四连接层
88.m4:第五连接层
89.m5:第六连接层
90.m6:第七连接层
91.n01:节点
92.st1n,st1p:源极区
93.na1,na2,nb1,nb2,t1n:n型晶体管
94.pa1,pa2,pb1,pb2,t1p:p型晶体管
95.p832,p852,p854,q832,q852,q854,s32,s34,s35,s38,s52,s54,s55,s58,s332,
s352,s832,s852,s854,s932a,s932b,s932c,s934a,s934b,s934c,s936a,s936b,s936c,s952a,s952b,s952c,s954a,s954b,s954c,s956a,s956b,s956c,s958a,s958b,s958c,s1038,s1052:电力短线
96.v32,v34,v35,v38,v52,v54,v55,v58,via0,via1,via2,via3,via5:通孔连接件
97.vd:端点通孔连接件
98.vdd,vss:电压
99.vdd-vdr:第一电压下层电力轨
100.vss-vdr:第二电压下层电力轨
101.vg:栅极通孔连接件
102.vsg:槽栅极通孔连接件
103.zn:输出端
具体实施方式
104.以下揭露内容提供了许多不同的实施例或实例，以用于实施所提供的主题的不同特征。下文描述了元件、值、操作、材料、配置或其类似者的具体实例以简化本案的一实施例。当然，这些具体实例仅为实例，而不旨在进行限制。设想了其他元件、值、操作、材料、配置或其类似者。例如，在以下描述中第一特征在第二特征上方或上的形成可以包含第一特征及第二特征直接接触地形成的实施例，且亦可以包含额外特征可以形成于第一特征与第二特征之间以使得第一特征及第二特征可以不直接接触的实施例。另外，本案可以在各种实例中重复附图标记及/或字母。此重复是出于简单及清楚的目的，且其本身并不指示所论述的各种实施例及/或组态之间的关系。
105.另外，为了便于描述，本文中可以使用空间相对术语(诸如“在...之下”、“在...下方”、“底部”、“在...上方”、“上部”及其类似者)，以描述如附图中所图示的一个部件或特征与另一部件或特征的关系。除了在附图中所描绘的定向之外，空间相对术语亦旨在涵盖装置在使用或操作中的不同定向。设备可以以其他方式定向(旋转90度或处于其他定向)，且因此可以相应地解释本文中所使用的空间相对描述词。
106.集成电路装置通常包含用于向集成电路中的晶体管提供电源电压的各种电力轨。晶体管的通道区、源极区及漏极区通常在于第一方向上延伸的主动区内对准，而与晶体管的通道区相交的栅极导体通常在垂直于第一方向的第二方向上延伸。紧接在栅极导体上方的第一连接层(例如金属层m0)中的信号导线的定向可影响集成电路装置中的各种单元的单元宽度。在一些实施例中，若在第一方向上延伸的下层电力轨设置在第一连接层下方，且若在第二方向上延伸的信号导线设置在第一连接层中，则与具有不同信号导线定向的替代实施方式中的单元相比，集成电路装置中的一些单元的单元宽度减小。在一些实施例中，在第二方向上延伸的电力轨亦设置在第一连接层中。虽然第一连接层中的电力轨的宽度受相同的第一连接层中的相邻信号导线的约束，但下层电力轨的宽度不受第一连接层中的信号导线约束。此外，尽管第一连接层中的电力轨的宽度受到约束，但当第一连接层中的电力轨在第二方向上延伸时，可以针对单元中的一些增加第一连接层中的电力轨的数目。下层电力轨的较大宽度及/或第一连接层中的电力轨的较大置放密度降低了集成电路装置中的电迁移效应及ir降两者，这种情况提高了ic装置的整体可靠性。
107.图1为根据一些实施例的反向器电路100的布局图。图2a至图2c为根据一些实施例的如由图1中的布局图指定的反向器电路的横截面图。图1中的布局图包含用于指定均在x方向上延伸的p型主动区80p及n型主动区80n、在y方向上延伸的栅极导体115、在y方向上延伸的端点导体(172p、172n及178)、在y方向上延伸的信号导线155及198及各种通孔连接件的布局图案。图1中的布局图亦包含用于指定均在x方向上延伸的第一电压下层电力轨40及第二电压下层电力轨20、均在y方向上延伸的第一电压电力轨(52及58)及第二电压电力轨(32及38)的布局图案。
108.在如由图1的布局图所指定的反向器电路100中，栅极导体115在p型晶体管t1p的通道区处与p型主动区80p中的半导体结构相交。栅极导体115亦在n型晶体管t1n的通道区处与n型主动区80n中的半导体结构相交。端点导体172p在p型晶体管t1p的源极区处与p型主动区80p中的半导体结构相交。端点导体172n在n型晶体管t1n的源极区处与n型主动区80n中的半导体结构相交。端点导体178在p型晶体管t1p的漏极区处与p型主动区80p中的半导体结构相交，且在n型晶体管t1n的漏极区处与n型主动区80n中的半导体结构相交。在一些实施例中，当p型主动区80p中的半导体结构及n型主动区80n中的半导体结构为鳍状结构时，p型晶体管t1p及n型晶体管t1n为finfet。在一些实施例中，当p型主动区80p中的半导体结构及n型主动区80n中的半导体结构为纳米片结构时，p型晶体管t1p及n型晶体管t1n为纳米片晶体管。在一些实施例中，当p型主动区80p中的半导体结构及n型主动区80n中的半导体结构为纳米线结构时，p型晶体管t1p及n型晶体管t1n为纳米线晶体管。在图1中，在反向器电路100的竖直边界处的假性栅极导体布局图案111及119指定p型主动区80p及n型主动区80n不延伸至相邻单元中。亦即，p型主动区80p及n型主动区80n中的源极区、漏极区及通道区皆不与在相邻的单元中的其他主动区(诸如源极区、漏极区及通道区)接合。
109.在如由图1的布局图指定的反向器电路100中，信号导线155及198定位于第一连接层m0中(如图2a至图2c中所示出)，第一连接层m0覆盖在直接覆盖栅极导体115及端点导体(172p、172n及178)的绝缘材料。信号导线155通过栅极通孔连接件vg导电连接至栅极导体115。信号导线198通过端点通孔连接件vd导电连接至端点导体178。第一电压电力轨(52、58)及第二电压电力轨(32、38)处于第一连接层m0中。第一电压下层电力轨40及第二电压下层电力轨20处于第一连接层下方。第一电压下层电力轨40对应地通过通孔连接件v52及v58导电连接至第一电压电力轨52及58。第一电压下层电力轨40亦导电连接至端点导体172p。第二电压下层电力轨20对应地通过通孔连接件v32及v38对应地导电连接至第二电压电力轨32及38。第二电压下层电力轨20亦导电连接至端点导体172n。
110.在一些实施例中，如图1中所示出，ic装置中的第一电压下层电力轨40与端点导体172p之间的导电连接在布局图中由针对第一电压下层电力轨40的布局图案与针对端点导体172p的布局图案之间的公共重叠区来指定。在一些替代实施例中，连接符号(诸如通孔连接件图案)置放在上文所描述的公共重叠区中以指定第一电压下层电力轨40导电连接至端点导体172p。类似地，在一些实施例中，如图1中所示出，ic装置中的第二电压下层电力轨20与端点导体172n之间的导电连接在布局图中由针对第二电压下层电力轨20的布局图案与针对端点导体172n的布局图案之间的公共重叠区来指定。在一些替代实施例中，连接符号(诸如通孔连接件图案)置放在布局图中的上文所描述的公共重叠区中以指定第二电压下层电力轨20导电连接至端点导体172n。作为比较，在图1的布局图中，因为针对端点导体178
的布局图案与针对第一电压下层电力轨40及第二电压下层电力轨20的布局图案不重叠，所以端点导体178不与如由布局图指定的ic装置中的第一电压下层电力轨40及第二电压下层电力轨20形成直接导电连接。
111.图2a为根据一些实施例的如在切割平面a-a’中由图1指定的反向器电路100的横截面图。在图2a中，端点导体172p在p型晶体管t1p的源极区st1p处(当在图1中标识时)与半导体结构180p(在p型主动区80p中)相交，且端点导体172n在n型晶体管t1n(其在图1中标识)处的源极区st1n处与n型第一半导体结构180n(在n型主动区80n中)相交。第一电压下层电力轨40的下表面与端点导体172p的上表面处于同一位准或处于端点导体172p的上表面上方的位准。第二电压下层电力轨20与端点导体172n的上表面处于同一位准或处于端点导体172n的上表面上方的位准。第一电压下层电力轨40、第二电压下层电力轨20及端点导体(172p及172n)由绝缘材料210覆盖。
112.在一些实施例中，第一电压下层电力轨40的一部分直接覆盖在端点导体172p的上表面上且与端点导体172p形成直接导电接触。在一些替代实施例中，第一电压下层电力轨40虽然在端点导体172p上方但通过第一电压下层电力轨40与端点导体172p之间的绝缘材料210中的开口导电连接至端点导体172p。类似地，在一些实施例中，第二电压下层电力轨20的一部分直接覆盖在端点导体172n的上表面上且与端点导体172n形成直接导电接触。在一些替代实施例中，第二电压下层电力轨20虽然在端点导体172n上方但通过第二电压下层电力轨20与端点导体172n之间的绝缘材料210中的开口导电连接至端点导体172n。
113.图2b为根据一些实施例的如在切割平面b-b’中由图1指定的反向器电路100的横截面图。在图2b中，端点导体178在p型晶体管t1p的漏极区dt1p(其在图1中标识)处与半导体结构180p(在p型主动区80p中)相交，且在n型晶体管t1n(其在图1中标识)处的漏极区dt1n处与半导体结构180n(在n型主动区80n中)相交。在一些实施例中，第一电压下层电力轨40及第二电压下层电力轨20的下表面与端点导体178的上表面处于同一位准。在一些实施例中，第一电压下层电力轨40及第二电压下层电力轨20的下表面处于端点导体178的上表面上方的位准。第一电压下层电力轨40、第二电压下层电力轨20及端点导体178由绝缘材料210覆盖。处于第一连接层m0中的信号导线198覆盖绝缘材料210。第一电压下层电力轨40及第二电压下层电力轨20两者定位于第一连接层m0下方。信号导线198通过端点通孔连接件vd导电连接至端点导体178。
114.图2c为根据一些实施例的如在切割平面c-c’中由图1指定的的反向器电路100的横截面图。在图2c中，处于第一连接层m0中的第一电压电力轨58及第二电压电力轨38覆盖绝缘材料210。第一电压电力轨58通过通孔连接件v58导电连接至第一电压下层电力轨40，且第二电压电力轨38通过通孔连接件v38导电连接至第二电压下层电力轨20。在操作中，第一电压电力轨58用以被维持在第一电源电压(诸如电压vdd)下，且第二电压电力轨38用以被维持在第二电源电压(诸如电压vss)下。
115.图1中的布局图的各种变化在图3a至图3b中描绘。图3a为根据一些实施例的具有时槽通孔连接件的反向器电路300的布局图。图3a中的布局图自图1中的布局图修改。修改包含：添加第一电压电力轨55及第二电压电力轨35；用信号导线192替换信号导线155；及用槽栅极通孔连接件(slot gate via-connector)vsg替换栅极通孔连接件vg。信号导线192通过槽栅极通孔连接件vsg导电连接至栅极导体115。在图3a中，因为槽栅极通孔连接件vsg
在x方向上延伸，所以即使信号导线192及栅极导体115彼此沿x方向移位，亦可以将信号导线192连接至栅极导体115。
116.在图3a中，第一电压电力轨55及第二电压电力轨35皆定位于第一连接层m0中。第一电压电力轨55及第二电压电力轨35在与栅极导体115对准的同时沿x-方向与第一电压电力轨52及第二电压电力轨32分开一个接触多晶节距(contacted poly pitch，cpp)距离。在此，一个cpp距离为两个相邻栅极导体之间的节距距离。第一电压电力轨55通过通孔连接件v55导电连接至第一电压下层电力轨40，且第二电压电力轨35通过通孔连接件v35导电连接至第二电压下层电力轨20。在一些实施例中，当第一电压电力轨55与第一电压电力轨52分开至少一个cpp距离时，通孔连接件v55及通孔连接件v52能够如图3a中所示出地彼此紧挨着置放，而不违反设计规则。类似地，当第二电压电力轨35与第二电压电力轨32分开至少一个cpp距离时，通孔连接件v35及通孔连接件v32能够如图3a中所示出地彼此紧挨着置放，而不违反设计规则。
117.图3b为根据一些实施例的在单元的每一竖直边界处具有一个电力轨的反向器电路100的布局图。图3b中的布局图自图1中的布局图修改。修改包含去除第二电压电力轨32、第一电压电力轨58及通孔连接件v32及v58。修改亦包含：用第一电压电力轨352替换第一电压电力轨52；及用第二电压电力轨338替换第二电压电力轨38。
118.在图3b中，第一电压电力轨352在y方向上充分延伸以完全覆盖含有反向器电路的单元的竖直边界301。第二电压电力轨338在y方向上充分延伸以完全覆盖含有反向器电路的单元的竖直边界309。另外，第一电压电力轨352沿竖直边界301自第一相邻单元(其与反向器电路100单元共享水平边界302)延伸至第二相邻单元(其与反向器电路100单元共享水平边界308)。第二电压电力轨338沿竖直边界309自第一相邻单元延伸至第二相邻单元。第一电压电力轨352用以向第一相邻单元、反向器电路100单元及第二相邻单元中的每一者提供第一电源电压(诸如vdd)。第二电压电力轨338用以向第一相邻单元、反向器电路100单元及第二相邻单元中的每一者提供第二电源电压(诸如vss)。在图3b中，第一电压电力轨352通过通孔连接件v58导电连接至第一电压下层电力轨40，且第二电压电力轨338通过通孔连接件v38导电连接至第二电压下层电力轨20。
119.图4a为根据一些实施例的具有下层电力轨的与或反向器(and-or-invertor，“aoi”)逻辑电路的布局图。图4b为根据一些实施例的如由图4a中的布局图指定的aoi逻辑电路400的等效电路。如由图4a中的布局图指定的aoi逻辑电路400为图4c中的2-2aoi逻辑电路的实例。
120.在图4c中，具有输入端b1及b2的p型晶体管的源极端连接至电源vdd。具有输入端b1及b2的p型晶体管的漏极端连接在一起作为节点n01。具有输入端a1及a2的p型晶体管的源极端亦连接至节点n01。具有输入端a1及a2的p型晶体管的漏极端连接在一起作为输出端zn。具有输入端a1及b1的n型晶体管的漏极端亦连接至输出端zn。具有输入端a1的n型晶体管的源极端连接至具有输入端a2的n型晶体管的漏极端，且具有输入端b1的n型晶体管的源极端连接至具有输入端b2的n型晶体管的漏极端。具有输入端a2及b2的n型晶体管的源极端连接至电源vss。
121.图4a的布局图包含用于指定皆在x方向上延伸的p型主动区80p及n型主动区80n的布局图案、用于指定皆在x方向上延伸的第一电压下层电力轨40及第二电压下层电力轨20
的布局图案及用于指定均在y方向上延伸的第一电压电力轨(52、54及58)及第二电压电力轨(32及38)的布局图案。图4a的布局图亦包含用于指定在y方向上延伸的栅极导体(gb2、gb1、ga1及ga2)的布局图案、用于指定在y方向上延伸的端点导体(472p、472n、474p、474n、475p、475n、476p、476n、478p及478n)的布局图案及在单元边界处在y方向上延伸的假性栅极导体布局图案(111及119)。图4a的布局图亦包含针对与在y方向上延伸的对应端点导体对准的信号导线(492、494、495p、495n、496及498)的布局图案、针对与在y方向上延伸的对准对应栅极导体的信号导线(454、456及458)的布局图案、针对在x方向上延伸的水平信号导线(462及464)的布局图案及针对各种通孔连接件的布局图案。
122.在如由图4a中的布局图指定的aoi逻辑电路400中，在y方向上延伸的栅极导体gb2、gb1、ga1及ga2中的每一者与p型主动区80p相交，且对应地形成p型晶体管pb2、pb1、pa1及pa2(如图4b中所标识)的栅极端。栅极导体gb2、gb1、ga1及ga2中的每一者亦与n型主动区80n相交，且对应地形成n型晶体管nb2、nb1、na1及na2(如图4b中所标识)的栅极端。端点导体472p、474p、475p、476p及478p与p型主动区80p重叠，且形成p型晶体管的源极/漏极端。端点导体472n、474n、475n、476n及478n与n型主动区80n重叠，且形成n型的源极/漏极端。
123.在aoi逻辑电路400中，如图4a至图4b中所示出，p型晶体管pb2及n型晶体管nb2的栅极端由栅极导体gb2连接在一起，p型晶体管pb1及n型晶体管nb1的栅极端由栅极导体gb1连接在一起，p型晶体管pa1及n型晶体管na1的栅极端由栅极导体ga1连接在一起，且p型晶体管pa2及n型晶体管na2的栅极端由栅极导体ga2连接在一起。栅极导体gb2通过槽栅极通孔连接件vsg导电连接至信号导线494。栅极导体gb1、ga1及ga2中的每一者通过栅极通孔连接件vg对应地连接至信号导线454、456及458中的一者。信号导线494、454、456及458中的每一者(对应地连接至栅极导体gb2、gb1、ga1及ga2)用以接收对应的输入信号b2、b1、a1及a2中的一者。
124.在aoi逻辑电路400中，如图4a至图4b中所示出，端点导体472p、475p及478p中的每一者通过端点通孔连接件vd对应地连接至信号导线492、495p及498中的一者。信号导线492、495p及498中的每一者通过通孔连接件via0导电连接至水平信号导线462。因此，p型晶体管pb2及pb1的漏极端通过水平信号导线462导电连接至p型晶体管pa1及pa2的源极端。此外，在aoi逻辑电路400中，端点导体476p及475n中的每一者通过端点通孔连接件vd对应地连接至信号导线496及495n中的一者。信号导线476及495n中的每一者通过通孔连接件via0导电连接至水平信号导线464。因此，p型晶体管pa1及pa2的漏极端通过水平信号导线464(其用以携带输出信号zn)导电连接至n型晶体管nb1及na1的漏极端。在如由图4a中的布局图指定的aoi逻辑电路400中，水平信号导线462及464处于第二连接层m1中，第二连接层m1覆盖将第二连接层m1与第一连接层m0分开的层间介电(interlayer dielectric，ild)材料。在如由图4a中的布局图指定的aoi逻辑电路400中，通孔连接件via0中的每一者穿过将第二连接层m1与第一连接层m0分开的ild材料。
125.在aoi逻辑电路400中，如图4a至图4b中所示出，端点导体474p导电连接至第一电压下层电力轨40(其在图4b中亦被标记为vdd-vdr)，且端点导体472n及478n中的每一者导电连接至第二电压下层电力轨20(其在图4b中亦被标记为vss-vdr)。在aoi逻辑电路400中，第一电压下层电力轨40及第二电压下层电力轨20处于第一连接层m0下方。第一电压下层电力轨40对应地通过通孔连接件v52、v54及v58导电连接至第一电压电力轨52、54及58，而第
二电压下层电力轨20对应地通过通孔连接件v32、v34及v38导电连接至第二电压电力轨32、34及38。在一些实施例中，在图4b的aoi逻辑电路400中，当第一电压电力轨52、54及58用以接收电源电压vdd时，p型晶体管pb2及pb1的源极端用以维持在电源电压vdd。类似地，在一些实施例中，当第二电压电力轨32、34及38用以接收电源电压vss时，n型晶体管nb2及na2的源极端用以维持电源电压vss下。
126.在如由图4a中的布局图指定的aoi逻辑电路400中，第一连接层m0中的信号导线在第一方向上延伸，该第一方向与栅极导体的延伸方向相同，且下层电力轨(定位于第一连接层下方)在正交的第二方向上延伸。归因于第一连接层m0中的信号导线的定向及下层电力轨的定向，与替代实施方式(其中第一连接层m0中的信号导线在与栅极导体交叉的正交方向上延伸)相比，如图4a中指定的aoi逻辑电路400具有沿x方向减小的单元宽度。例如，如图4a中指定的aoi逻辑电路400具有5cpp的单元宽度，而具有不同信号导线定向的替代实施方式具有至少6cpp的单元宽度。
127.图5a为根据一些实施例的具有下层电力轨的传输栅极电路500的布局图。图5b为根据一些实施例的如由图5a中的布局图指定的传输栅极电路500的等效电路。如由图5a中的布局图指定的传输栅极电路500为图5c中的传输栅极电路的实例。
128.在图5c中，传输栅极电路包含两个p型晶体管及两个n型晶体管。两个p型晶体管中的一者具有栅极「a1」，且两个p型晶体管中的另一者具有栅极「b1」。两个n型晶体管中的一者具有栅极「b2」，且两个n型晶体管中的另一者具有栅极「a1」。p型晶体管的栅极「a1」连接至n型晶体管的栅极「a2」。p型晶体管的栅极「b1」连接至n型晶体管的栅极「b2」。两个p型晶体管中的每一者具有接合在一起且连接作为接合节点的一个源极/漏极端。两个n型晶体管中的每一者具有接合在一起且连接至接合节点的一个源极/漏极端。
129.图5a的布局图包含用于指定皆在x方向上延伸的p型主动区80p及n型主动区80n的布局图案、用于指定皆在x方向上延伸的第一电压下层电力轨40及第二电压下层电力轨20的布局图案及用于指定皆在y方向上延伸的第一电压电力轨52及第二电压电力轨38的布局图案。图5a的布局图亦包含用于指定在y方向上延伸的栅极导体(ga1、gb1、gb2及ga2)的布局图案、用于指定在y方向上延伸的端点导体(572p、572n、475、578p及578n)的布局图案及在单元边界处在y方向上延伸的假性栅极导体布局图案(111及119)。图5a的布局图亦包含针对在y方向上延伸的信号导线(551、552p、552n、558p、558n及559)的布局图案、针对在x方向上延伸的水平信号路由线(562、564、566及568)的布局图案及针对各种通孔连接件的布局图案。
130.在如由图5a中的布局图指定的传输栅极电路500中，在y方向上延伸的信号导线(551、552p、552n、558p、558n及559)处于第一连接层m0中。在x方向上延伸的水平信号路由线(562、564、566及568)处于第二连接层m1中，第二连接层m1覆盖将第二连接层m1与第一连接层m0分开的层间介电(interlayer dielectric，ild)材料。
131.在如由图5a中的布局图指定的传输栅极电路500中，在y方向上延伸的栅极导体ga1及gb1中的每一者与p型主动区80p相交，且对应地形成p型晶体管pa1及pb1(如图5b中所标识)的栅极端。在y方向上延伸的栅极导体gb2及ga2中的每一者与n型主动区80n相交，且对应地形成n型晶体管nb2及na2(如图5b中所标识)的栅极端。端点导体572p、575及578p与p型主动区80p相交，且形成p型晶体管pa1及pb1的源极/漏极端。端点导体572n、575及578n与
n型主动区80n相交，且形成n型晶体管nb2及na2的源极/漏极端。
132.在传输栅极电路500中，如图5a至图5b中所示出，栅极导体ga1通过对应的栅极通孔连接件vg导电连接至信号导线552p，信号导线552p通过对应的栅极通孔连接件via0导电连接至水平信号路由线564，且水平信号路由线564通过对应的栅极通孔连接件via0导电连接至信号导线551。另外，信号导线551通过对应的栅极通孔连接件via0导电连接至水平信号导线568，水平信号导线568通过对应的栅极通孔连接件via0导电连接至信号导线558n，且信号导线558n通过对应的栅极通孔连接件vg导电连接至栅极导体ga2。因此，栅极导体ga1导电连接至栅极导体ga2。
133.类似地，如图5a至图5b中所示出，栅极导体gb1通过对应的栅极通孔连接件vg导电连接至信号导线558p，信号导线558p通过对应的栅极通孔连接件via0导电连接至水平信号路由线562，且水平信号路由线562通过对应的栅极通孔连接件via0导电连接至信号导线559。另外，信号导线559通过对应的栅极通孔连接件via0导电连接至水平信号路由线566，水平信号路由线566通过对应的栅极通孔连接件via0导电连接至信号导线552n，且信号导线552n通过对应的栅极通孔连接件vg导电连接至栅极导体gb2。因此，栅极导体gb1导电连接至栅极导体gb2。
134.在如由图4a中的布局图指定的aoi逻辑电路400中，第一连接层m0中的信号导线在第一方向上延伸，该第一方向与栅极导体的延伸方向相同，且下层电力轨(定位于第一连接层下方)在正交的第二方向上延伸。归因于第一连接层m0中的信号导线的定向及下层电力轨的定向，与替代实施方式(其中第一连接层m0中的信号导线在与栅极导体交叉的正交方向上延伸)相比，如图4a中指定的aoi逻辑电路400具有沿x方向减小的单元宽度。例如，如图4a中指定的aoi逻辑电路400具有5cpp的单元宽度，而具有不同信号导线定向的替代实施方式具有至少6cpp的单元宽度。
135.在如由图5a中的布局图指定的传输栅极电路500中，第一连接层m0中的信号导线在第一方向上延伸，该第一方向与栅极导体的延伸方向相同，且下层电力轨(定位于第一连接层下方)在正交的第二方向上延伸。归因于第一连接层m0中的信号导线的定向及下层电力轨的定向，如由图5a中指定的传输栅极电路500中的信号连接由第一连接层m0中的信号导线及第二连接层m1中的水平信号导线进行。作为比较，在一些替代实施方式(其中第一连接层m0中的信号导线在与栅极导体交叉的正交方向上延伸)中，图5c中的传输栅极电路的不同布局需要第三连接层m2中的路由线来完成信号连接。在一些替代实施方式中，传输栅极电路500的单元宽度大于如图5a中指定的传输栅极电路500的单元宽度。第三连接层m2(其处于第二连接层m1上方)覆盖将第三连接层m2与第二连接层m1分开的层间介电(interlayer dielectric，ild)材料。
136.图6为根据一些实施例的由处理器产生集成电路的布局设计的方法600的流程图。应当理解，可以在图6中所描绘的方法600之前、期间及/或之后执行额外操作，且一些其他制程可以在本文中仅简要地描述。在一些实施例中，方法600可用于产生一个或多个布局设计，诸如图1、图3a至图3b、图4a或图5a中的布局设计。在一些实施例中，方法600可用于形成与图1、图2a至图2c、图3a至图3b、图4a或图5a中的部件中的一者或多者当中具有类似结构关系的集成电路。在一些实施例中，方法600由处理装置(例如图12中的处理器1202)执行，该处理装置用以执行用于产生一个或多个布局设计的指令，该一个或多个布局设计为诸如
图1、图3a至图3b、图4a或图5a中的布局设计。
137.在方法600的操作610中，产生在第一方向上延伸的下层电力轨图案。所产生的下层电力轨图案包含第一电压下层电力轨图案及第二电压下层电力轨图案。在图1、图3a至图3b、图4a及图5a中的实例布局设计中，在x方向上延伸的第一电压下层电力轨40由对应的第一电压下层电力轨图案指定，且在x方向上延伸的第二电压下层电力轨20由对应的第二电压下层电力轨图案指定。第一电压下层电力轨40及第二电压下层电力轨20两者定位于第一连接层m0下方。在操作610之后，流程进行至操作620。
138.在方法600的操作620中，产生在第二方向上延伸的电力轨图案以指定第一连接层中的电力轨。所产生的电力轨图案包含至少一个第一电压轨图案及至少一个第二电压电力轨图案。在图1、图3a至图3b及图4a中的实例布局设计中，在y方向上延伸的第一电压电力轨(诸如52及58，及亦诸如图3a中的55及图4a中的54)中的每一者由对应的第一电压电力轨图案指定，且在y方向上延伸的第二电压电力轨(诸如32及38，及亦诸如图3a中的35及图4a中的34)由对应的第二电压电力轨图案指定。第一电压电力轨及第二电压电力轨中的每一者处于第一连接层m0中。在操作620之后，流程进行至操作625。
139.在方法600的操作625中，定位通孔连接件图案，以使得每一通孔连接件图案指定第一连接层中的电力轨与下层电力轨之间的连接。在图1、图3a至图3b及图4a中的实例布局设计中，第一电压下层电力轨40与第一电压电力轨(诸如52及58，及亦诸如图3a至图3b中的55及图4a中的54)中的一者之间的每一连接由对应的通孔连接件图案(诸如v52及v58，及亦诸如图3a中的v55及图4a中的v54)指定。在图1、图3a至图3b及图4a中的实例布局设计中，第二电压下层电力轨20与第二电压电力轨(诸如32及38，及亦诸如图3a中的35及图4a中的34)中的一者之间的每一连接由对应的通孔连接件图案(诸如v32及v38，及亦诸如图3a中的v35及图4a中的v34)指定。在操作625之后，流程进行至操作630。
140.在方法600的操作630中，产生在第一方向上延伸的主动区图案。所产生的主动区图案包含第一类型主动区图案及第二类型主动区图案。在图1、图3a至图3b、图4a及图5a中的实例布局设计中，在x方向上延伸的p型主动区80p由对应的p型主动区图案指定，且在x方向上延伸的n型主动区80n由对应的n型主动区图案指定。在操作630之后，流程进行至操作640。
141.在方法600的操作640中，产生端点导体图案，以使得每一端点导体图案与一个下层电力轨图案及一个主动区图案相交。所产生的端点导体图案包含与第一类型主动区图案及第一电压下层电力轨图案相交的第一端点导体图案。所产生的端点导体图案亦包含与第二类型主动区图案及第二电压下层电力轨图案相交的第二端点导体图案。例如，在图1及图3a至图3b的布局设计中，与针对第一电压下层电力轨40的布局图案及针对p型主动区的布局图案相交的端点导体图案指定了端点导体172p与第一电压下层电力轨40之间的导电连接。同样，在图1及图3a至图3b的布局设计中，与针对第二电压下层电力轨20的布局图案及针对n型主动区的布局图案相交的端点导体图案指定了端点导体172n与第二电压下层电力轨20之间的导电连接。在一些实施例中，亦在操作640之前、期间或之后产生额外的端点导体图案。例如，在图1及图3a至图3b的布局设计中，额外的端点导体图案包含针对端点导体178的布局图案。在操作640之后，流程进行至操作650。
142.在方法600的操作650中，产生在第二方向上延伸的栅极导体图案。在图1及图3a至
图3b的实例布局设计中，栅极导体115由在y方向上延伸的对应栅极导体图案指定。在图4a的实例布局设计中，栅极导体gb2、gb1、ga1及ga2中的每一者由在y方向上延伸的对应栅极导体图案指定。在图5a的实例布局设计中，栅极导体ga1、gb1、gb2及ga2中的每一者由在y方向上延伸的对应栅极导体图案指定。在操作650之后，流程进行至操作660。
143.在方法600的操作660中，产生在第二方向上延伸的信号导线图案。在图1及图3a的实例布局设计中，信号导线155由在y方向上延伸的对应信号导线图案指定。在图3b的实例布局设计中，信号导线192由在y方向上延伸的对应信号导线图案指定。在图4a的实例布局设计中，信号导线(492、494、495p、495n、496、498、454、456及458)中的每一者由在y方向上延伸的对应信号导线图案指定。在图5a的实例布局设计中，信号导线(551、552p、552n、558p、558n,及559)由在y方向上延伸的对应信号导线图案指定。在操作650之后，流程进行至操作665。
144.在方法600的操作665中，定位栅极通孔连接件图案，以使得每一栅极通孔连接件图案指定栅极导体与信号导线之间的连接。在图1及图3b的实例布局设计中，产生栅极通孔连接件图案以指定用于连接信号导线155与栅极导体115的栅极通孔连接件vg。在图3a的实例布局设计中，产生栅极通孔连接件图案以指定用于连接信号导线195与栅极导体115的槽栅极通孔连接件vsg。在图4a的实例布局设计中，由栅极通孔连接件图案指定的连接包含栅极导体gb2与信号导线494之间的连接、栅极导体gb1与信号导线454之间的连接、栅极导体ga1与信号导线456之间的连接及栅极导体ga2与信号导线458之间的连接。在图5a的实例布局设计中，由栅极通孔连接件图案指定的连接包含栅极导体ga1与信号导线552p之间的连接、栅极导体gb1与信号导线558p之间的连接、栅极导体gb2与信号导线552n之间的连接及栅极导体ga2与信号导线558n之间的连接。在操作650之后，流程进行至操作670。
145.在方法600的操作670中，产生在第一方向上延伸的电力短线图案。在一些实施例中，所产生的每一电力短线图案指定在第一连接层(诸如m0层)上方的第二连接层(诸如m1层)中的电力短线。在操作670之后，在方法600的操作675中，定位via0通孔连接件图案，以使得每一via0通孔连接件图案指定第一连接层中的电力短线与电力轨之间的连接。
146.在一些实施例中，在如由在图1、图3a至图3b、图4a及图5a中的布局图指定的实例电路单元中，每一电力轨与至少一个电力短线相关联。图7a为根据一些实施例的图1中的反向器电路100的部分布局图。在图7a中，为了表述的清楚，仅图1中的电力轨图案及下层电力轨图案与相关联的通孔连接件图案一起保留，且另外，包含电力短线图案。如由图7a的部分布局图指定，第一电压电力轨52及58通过对应交叉点处的via0通孔连接件对应地连接至电力短线s52及s58，且第二电压电力轨32及38亦通过对应交叉点处的via0通孔连接件对应地连接至电力短线s32及s38。
147.图7b为根据一些实施例的图3a中的反向器电路300的部分布局图。在图7b中，为了表述的清楚，仅图3a中的电力轨图案及下层电力轨图案与相关联的通孔连接件图案一起保留，且另外，包含电力短线图案。如由图7b的部分布局图指定，第一电压电力轨(52、55及58)通过对应交叉点处的via0通孔连接件对应地连接至电力短线(s52、s55及s58)，且第二电压电力轨(32、35及38)亦通过对应交叉点处的via0通孔连接件对应地连接至电力短线(s32、s35及s38)。
148.图7c为根据一些实施例的图3b中的反向器电路100b的部分布局图。在图7c中，为
了表述的清楚，仅图3b中的电力轨图案及下层电力轨图案与相关联的通孔连接件图案一起保留，且另外，包含电力短线图案。如由图7c的部分布局图指定，第一电压电力轨352通过对应交叉点处的via0通孔连接件连接至电力短线s52及s352，且第二电压电力轨332通过对应交叉点处的via0通孔连接件连接至电力短线s32及s332。
149.图7d为根据一些实施例的图4a中的aoi逻辑电路400的部分布局图。在图7d中，为了表述的清楚，仅图4a中的电力轨图案及下层电力轨图案与相关联的通孔连接件图案一起保留，且另外，包含电力短线图案。如由图7d的部分布局图指定，第一电压电力轨(52、55及58)通过对应交叉点处的via0通孔连接件对应地连接至电力短线(s52、s54及s58)，且第二电压电力轨(32、35及38)亦通过对应交叉点处的via0通孔连接件对应地连接至电力短线(s32、s34及s38)。
150.图7e为根据一些实施例的图5a中的传输栅极电路500的部分布局图。在图7e中，为了表述的清楚，仅图5a中的电力轨图案及下层电力轨图案与相关联的通孔连接件图案一起保留，且另外，包含电力短线图案。如由图7e的部分布局图指定，第一电压电力轨52通过对应交叉点处的via0通孔连接件连接至电力短线s52，且第二电压电力轨38亦通过对应交叉点处的via0通孔连接件连接至电力短线s38。
151.图8为根据一些实施例的具有下层电力轨的集成电路的电力分布连接的三维示意图。在图8中，集成电路的第一电源电压(诸如vdd)由第一电压下层电力轨(诸如40a)提供，且集成电路的第二电源电压(诸如vss)由第二电压下层电力轨(诸如20a或20b)提供。例如，第二电压下层电力轨20a跨越端点导体阵列870，且一些端点导体(同时用作n型晶体管的源极端)通过端点通孔连接件vd导电连接至第二电压下层电力轨20a。在图8中，第一电压下层电力轨40a通过第一电压电力轨下方的对应通孔连接件导电连接至第一电压电力轨852及854，且第二电压下层电力轨20a及20b中的每一者通过第二电压电力轨下方的对应通孔连接件导电连接至第二电压电力轨832。第一电压电力轨852及854及第二电压电力轨832处于第一连接层m0中。
152.在图8中，第一电压电力轨852及854中的每一者通过通孔连接件via0导电连接至第一电压电力短线s852及s854中的对应一者，且第二电压电力轨832通过通孔连接件via0导电连接至电力短线s832。电力短线s852、s832及s854中的每一者在x方向上延伸且处于第二连接层m1中。
153.在图8中，第一电压电力短线s852及s854中的每一者通过通孔连接件via1导电连接至第一电压电力短线p852及p854中的对应一者(在y方向上延伸)，且第二电压电力短线s832通过通孔连接件via1导电连接至第二电压电力短线p832(在y方向上延伸)。电力短线p852、p832及p854处于第二连接层m1上方的第三连接层m2中。
154.在图8中，第三连接层中的第一电压电力短线p852及p854中的每一者通过通孔连接件via2导电连接至第一电压电力短线q852及q854中的对应一者(在x方向上延伸)，且第三连接层中的第二电压电力短线p832通过通孔连接件via2导电连接至第二电压电力短线q832(在x方向上延伸)。电力短线q852、q832及q854处于第三连接层m2上方的第四连接层m3中。
155.在图8中，第四连接层中的第一电压电力短线q852及q854中的每一者通过通孔连接件via3导电连接至第五连接层电力轨852m4及854m4中的对应一者(在y方向上延伸)，且
第四连接层中的第二电压电力短线q832通过通孔连接件via3导电连接至第五连接层电力轨832m4(在y方向上延伸)。第五连接层电力轨852m4、832m4及854m4处于第四连接层m3上方的第五连接层m4中。
156.在图8中，第五连接层电力轨852m4及854m4中的每一者通过通孔连接件via4导电连接至第六连接层电力轨840m5(在x方向上延伸)，且第六连接层电力轨840m5通过通孔连接件via5导电连接至第七连接层电力轨850m6(在y方向上延伸)。第五连接层电力轨832m4通过通孔连接件via4导电连接至第六连接层电力轨820m5(在x方向上延伸)，且第六连接层电力轨820m5通过通孔连接件via5导电连接至第七连接层电力轨830m6(在y方向上延伸)。
157.图9a至图9b为根据一些实施例的第一连接层中的电力轨与第二连接层中的电力短线之间的电力分布连接的示意图。在图9a至图9b中，第一连接层m0中的第一电压电力轨952、954、956、958均在y方向上延伸，且第一连接层m0中的第二电压电力轨932、934及936均在x方向上延伸。两个第一电压电力轨之间沿x方向的节距距离为8.0cpp，且两个第二电压电力轨之间沿x方向的节距距离亦为8.0cpp。第一电压电力轨及第二电压电力轨定位于单元的边界附近。例如，在一些实施例中，第一电压电力轨及第二电压电力轨中的每一者具有在竖直边界上或在竖直边界附近(或出于解释竖直边界附近的含义，沿x方向自竖直边界进行位移，其中位移小于0.25cpp)的中心线。
158.在图9a中，每一第一电压电力轨(952、954、956或958)在对应交叉点处导电连接至至少两个对应的第一电压电力短线(s952a至s952b、s954a至s954b、s956a至s956b或s958a至s958b)，且每一第二电压电力轨(932、934或936)在对应的交叉点处导电连接至至少两个对应的第二电压电力短线(s932a至s932b、s934a至s934b或s936a至s936b)。在图9b中，每一第一电压电力轨(952、954、956或958)在对应交叉点处导电连接至至少三个对应的第一电压电力短线(s952a至s952c、s954a至s954c、s956a至s956c或s958a至s958c)，且每一第二电压电力轨(932、934或936)在对应的交叉点处导电连接至至少三个对应的第二电压电力短线(s932a至s932c、s934a至s934c或s936a至s936c)。在图9a至图9b中，第一电压电力短线及第二电压电力短线处于第二连接层m1中。第一电压电力短线及第二电压电力短线中的每一者在x方向上延伸且具有在2.0cpp至3.0cpp的范围内的长度。第一电压电力短线(例如952b)的每一列沿y方向自第二电压电力短线(例如932b)的另一列位移，且两列之间的沿y方向的位移距离大于或等于第二连接层m1中的两个金属线之间的最小节距距离。第一电压电力短线及第二电压电力短线处于单元的边界附近。例如，在一些实施例中，第一电压电力短线及第二电压电力短线中的每一者具有在竖直单元边界上或在竖直单元边界附近(或出于解释竖直单元边界附近的含义，沿x方向自竖直单元边界进行位移，其中位移小于0.25cpp)的中心点。
159.在图9a中，沿y方向的跨越相同第一电压电力轨(例如952)的两个第一电压电力短线之间(例如在s952a与s952b之间)的节距距离为单元高度的四倍，且沿y方向的跨越相同第二电压电力轨(例如952)的两个第二电压电力短线之间(例如在s932a与s932b之间)的节距距离亦为单元高度的四倍。在图9b中，沿y方向的跨越相同第一电压电力轨(例如952)的两个第一电压电力短线之间(例如在s952a与s952b之间或在s952b与s952c之间)的节距距离为单元高度的两倍，且沿y方向的跨越相同第二电压电力轨(例如952)的两个第二电压电力短线之间(例如在s932a与s932b之间或在s932b与s932c之间)的节距距离亦为单元高度
的两倍。
160.图10为根据一些实施例的第二连接层中的电力短线的布局平面图的示意图。在图10中，电力短线s1038与单元1010的竖直边界相交，且电力短线s1052与单元1020的竖直边界相交。在一些实施例中，第二连接层m1中的电力短线在水平单元边界附近。例如，在图10中，电力短线s1038与相邻于单元1010的水平边界1012的输出销1068在相同的信号轨道中对准，且电力短线s1052与相邻于单元1020的水平边界1022的空轨道1062对准。另外，与电力短线(诸如电力短线s1038)共享相同信号轨道的每一销(诸如输出销1068)在销与最近的竖直单元边界(诸如边界1019)之间通常具有至少1.5cpp的分开距离。
161.图11为根据一些实施例的制造具有下层电力轨的集成电路的方法1100的流程图。应当理解，可以在图11中所描绘的方法1100之前、期间及/或之后执行额外的操作。在一些实施例中，方法1100可用于制造诸如如由图1、图3a至图3b、图4a或图5a中的布局设计指定的集成电路的一个或多个集成电路的制造制程。在一些实施例中，方法1100可用于制造与图1、图2a至图2c、图3a至图3b、图4a或图5a中的部件中的一者或多者当中具有类似结构关系的一个或多个集成电路的制造制程。
162.在方法1100的操作1110中，制造第一半导体结构及第二半导体结构。在一些实施例中，第一半导体结构被制造用于支撑一个或多个p型晶体管，且第二半导体结构被制造用于支撑一个或多个n型晶体管。在一些实施例中，第一半导体结构被制造用于支撑一个或多个n型晶体管，且第二半导体结构被制造用于支撑一个或多个p型晶体管。在一些实施例中，半导体结构制造为鳍状结构。在一些实施例中，半导体结构制造为纳米片结构。在一些实施例中，半导体结构制造为纳米线结构。作为非限制性实例，在图2a至图2c中，用于支撑p型晶体管t1p(其在图1中标识)的半导体结构180p及用于支撑n型晶体管t1n(其在图1中标识)的半导体结构180n制造为纳米片结构。
163.在方法1100的操作1120中，制造第一类型晶体管及第二类型晶体管。第一类型晶体管的制造包含在第一类型晶体管的通道区处与第一半导体结构相交的栅极导体的制造。第二类型晶体管的制造包含在第二类型晶体管的通道区处与第二半导体结构相交的栅极导体的制造。在一些实施例中，第一类型晶体管的制造亦包含在第一类型晶体管的源极/漏极区处与第一半导体结构相交的端点导体的制造。在一些实施例中，第二类型晶体管的制造亦包含在第二类型晶体管的源极/漏极区处与第二半导体结构相交的端点导体的制造。在图2a及图2b的非限制性实例中，当制造p型晶体管t1p及n型晶体管t1n时，在操作1120中制造端点导体172p、172n及178。在图2a中，端点导体172p在p型晶体管t1p的源极区st1p处与半导体结构180p相交，且端点导体172n在n型晶体管t1n的源极区st1n处与n型第一半导体结构180n相交。在图2b中，端点导体178在p型晶体管t1p的漏极区dt1p处与半导体结构180p相交，且在n型晶体管t1n的漏极区dt1n处与半导体结构180n相交。
164.在方法1100的操作1130中，制造第一电压下层电力轨及第二电压下层电力轨。第一电压下层电力轨导电连接至第一类型晶体管的源极区。第二电压下层电力轨导电连接至第二类型晶体管的源极区。在图2a至图2c的非限制性实例中，第一电压下层电力轨40及第二电压下层电力轨20制造在半导体结构180p及半导体结构180n上方。在图2a中，第一电压下层电力轨40导电连接至端点导体172p，且第二电压下层电力轨20导电连接至端点导体172n。
165.在方法1100的操作1140中，绝缘材料被沉积，从而覆盖第一电压下层电力轨、第二电压下层电力轨。在图2a至图2c的非限制性实例中，绝缘材料210被沉积，从而覆盖第一电压下层电力轨40及第二电压下层电力轨20。
166.在方法1100的操作1150中，在绝缘材料上方沉积金属，以形成第一连接层。随后，在方法1100的操作1155中，第一连接层图案化以形成第一电压电力轨、第二电压电力轨、第一信号导线及第二信号导线。第一电压电力轨通过第一通孔连接件与第一电压下层电力轨直接连接，且第二电压电力轨通过第二通孔连接件与第二电压下层电力轨直接连接。第一信号导线通过栅极通孔连接件与栅极导体直接连接。在图2a至图2c的非限制性实例中，在绝缘材料210上方沉积金属，以形成第一连接层m0。图2b中的信号导线198、图2c中的第一电压电力轨58及图2c中的第二电压电力轨38通过图案化第一连接层m0而在操作1155中全部形成。在图2b中，信号导线198通过端点通孔连接件vd导电连接至端点导体178。在图2c中，第一电压电力轨58通过通孔连接件v58与第一电压下层电力轨40直接连接，且第二电压电力轨38通过通孔连接件v38与第二电压下层电力轨20直接连接。
167.在方法1100的操作1160中，在层间介电层上方沉积金属，以形成第二连接层。在方法1100的操作1165中，第二连接层被图案化，以形成第一电压电力短线及第二电压电力短线。在图8的非限制性实例中，第一电压电力轨(852及854)及第二电压电力轨832均在操作1155中通过图案化第一连接层m0而形成。第一电压电力轨(852及854)中的每一者与第一电压下层电力轨40a直接连接。第二电压电力轨832与第二电压下层电力轨20a及20b直接连接。在操作1165中，第一电压电力短线(s852及s854)及第二电压电力短线(s832)均通过图案化第二连接层m1来形成。第二连接层m1处于第一连接层m0上方且与层间介电(interlayer dielectric，ild)材料(图8中未示出)分开。
168.图12为根据一些实施例的电子设计自动化(electronic design automation，eda)系统1200的方块图。
169.在一些实施例中，eda系统1200包含apr系统。根据一些实施例，根据一个或多个实施例，本文中所描述的设计布局图表示布线配置的方法为可实施的，例如，可使用eda系统1200来实施。
170.在一些实施例中，eda系统1200为包含硬件处理器1202及非暂时性计算机可读储存介质1204的通用计算装置。除其他外，储存介质1204编码有(即储存)计算机程序码1206，即可执行指令集合。硬件处理器1202对指令1206的执行表示(至少部分地)根据一个或多个实施例实施本文中所描述的方法的一部分或全部(下文中，提到的制程及/或方法)的eda工具。
171.处理器1202经由总线1208电耦合至计算机可读储存介质1204。处理器1202亦由总线1208电耦合至i/o接口1210。网络接口1212亦经由总线1208电连接至处理器1202。网络接口1212连接至网络1214，以使得处理器1202及计算机可读储存介质1204能够经由网络1214连接至外部部件。处理器1202用以执行在计算机可读储存介质1204中所编码的计算机程序码1206，以便使系统1200可用于执行所提到的制程及/或方法的一部分或全部。在一个或多个实施例中，处理器1202为中央处理单元(central processing unit，cpu)、多处理器、分布式处理系统、专用集成电路(application specific integrated circuit，asic)及/或适合的处理单元。
172.在一个或多个实施例中，计算机可读储存介质1204为电的、磁的、光学的、电磁的、红外的及/或半导体系统(或设备或装置)。例如，计算机可读储存介质1204包含半导体或固态记忆体、磁带、可拆卸计算机磁片、随机存取记忆体(random access memory，ram)、只读记忆体(read-only memory，rom)、硬磁盘及/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存介质1204包含光盘只读记忆体(compact disk-read only memory，cd-rom)、光盘读/写(compact disk-read/write，cd-r/w)及/或数字视频光盘(digital video disc，dvd)。
173.在一个或多个实施例中，储存介质1204储存计算机程序码1206，该计算机程序码1206用以使系统1200(其中这种执行表示(至少部分地)eda工具)可用于执行所提到的制程及/或方法的一部分或全部。在一个或多个实施例中，储存介质1204亦储存有助于执行所提到的制程及/或方法的一部分或全部的信息。在一个或多个实施例中，储存介质1204储存标准单元的库1207，这些标准单元包含如本文中所揭露的这些标准单元。在一个或多个实施例中，储存介质1204储存对应于本文中所揭露的一个或多个布局的一个或多个布局图1209。
174.eda系统1200包含i/o接口1210。i/o接口1210耦接至外部电路系统。在一个或多个实施例中，i/o接口1210包含用于向处理器1202传达信息及命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触控屏幕及/或游标方向键。
175.eda系统1200亦包含耦接至处理器1202的网络接口1212。网络接口1212允许系统1200与网络1214通讯，一个或多个其他计算机系统连接至网络1214。网络接口1212包含无线网络接口，诸如bluetooth、wifi、wimax、gprs或wcdma；或有线网络接口，诸如ethernet、usb或ieee-1364。在一个或多个实施例中，所提到的制程及/或方法的一部分或全部在两个或更多个系统1200中实施。
176.系统1200用以通过i/o接口1210接收信息。通过i/o接口1210接收到的信息包含指令、数据、设计规则、标准单元库及/或由处理器1202处理的其他参数中的一者或多者。信息经由总线1208传送给处理器1202。eda系统1200用以通过i/o接口1210接收与ui相关的信息。信息储存在计算机可读介质1204中作为使用者界面(user interface，ui)1242。
177.在一些实施例中，所提到的制程及/或方法的一部分或全部实施为由处理器执行的独立软件应用程序。在一些实施例中，所提到的制程及/或方法的一部分或全部实施为作为额外软件应用程序的一部分的软件应用程序。在一些实施例中，所提到的制程及/或方法的一部分或全部实施为软件应用程序的外挂程序。在一些实施例中，所提到的制程及/或方法中的至少一者实施为作为eda工具的一部分的软件应用程序。在一些实施例中，所提到的制程及/或方法的一部分或全部实施为由eda系统1200使用的软件应用程序。在一些实施例中，包含标准单元的布局图使用诸如可购自cadence design systems公司的工具或另一适合的布局产生工具来产生。
178.在一些实施例中，制程实现为在非暂时性计算机可读记录介质中所储存的程序的功能。非暂时性计算机可读记录介质的实例包含但不限于外部/可拆卸及/或内部/内置储存或记忆体单元，例如诸如dvd的光盘、诸如硬盘的磁盘、诸如rom的半导体记忆体、ram、记忆卡及其类似者中的一者或多者。
179.图13为根据一些实施例的集成电路(integrated circuit，ic)制造系统1300及与
其相关联的ic制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1300制造(a)一个或多个半导体遮罩或(b)半导体集成电路的层中的至少一个元件中的至少一者。
180.在图13中，ic制造系统1300包含在设计、研发及制造周期及/或与制造ic装置1360相关的服务方面彼此交互的实体，诸如设计室1320、遮罩室1330及ic制造商/制造商(manufacturer/fabricator)(“fab”)1350。系统1300中的实体由通讯网络连接。在一些实施例中，通讯网络为单个网络。在一些实施例中，通讯网络为各种不同的网络，诸如内部网络及网际网络。通讯网络包含有线及/或无线通讯通道。每一实体与其他实体中的一者或多者交互且向其他实体中的一者或多者提供服务及/或自其他实体中的一者或多者接收服务。在一些实施例中，设计室1320、遮罩室1330及ic fab 1350中的两者或更多者由单个较大的公司拥有。在一些实施例中，设计室1320、遮罩室1330及ic fab 1350中的两者或更多者共同存在于公共设施中且使用公共资源。
181.设计室(或设计团队)1320产生ic设计布局图1322。ic设计布局图1322包含为ic装置1360设计的各种几何图案。几何图案对应于构成待制造的ic装置1360的各种元件的金属、氧化物或半导体层的图案。各种层组合以形成各种ic特征。例如，ic设计布局图1322的一部分包含各种ic特征，诸如主动区、栅极电极、源极及漏极、层间互连的金属线或通孔及用于粘接焊盘的开口，这些特征待形成于半导体基板(诸如硅晶圆)及安置在半导体基板上的各种材料层中。设计室1320实施适当的设计程序以形成ic设计布局图1322。设计程序包含逻辑设计、实体设计或置放及路由中的一者或多者。ic设计布局图1322呈现在一个或多个具有几何图案的信息的数据文件中。例如，ic设计布局图1322可以用gdsii文件格式或dfii文件格式表达。
182.遮罩室1330包含数据预备1332及遮罩制造1344。遮罩室1330使用ic设计布局图1322来制造一个或多个遮罩1345以用于根据ic设计布局图1322制造ic装置1360的各个层。遮罩室1330执行遮罩数据预备1332，其中ic设计布局图1322被转换成代表性数据文件(representative data file，“rdf”)。遮罩数据预备1332向遮罩制造1344提供rdf。遮罩制造1344包含遮罩写入器。遮罩写入器将rdf转换成基板上的影像，诸如遮罩(倍缩光罩)1345或半导体晶圆1353。设计布局图1322由遮罩数据预备1332操纵以符合遮罩写入器的特定特点及/或ic fab 1350的要求。在图13中，遮罩数据预备1332及遮罩制造1344被图示为单独的部件。在一些实施例中，遮罩数据预备1332及遮罩制造1344可以统称为遮罩数据预备。
183.在一些实施例中，遮罩数据预备1332包含光学近接修正(optical proximity correction，opc)，其使用微影增强技术来补偿影像误差，诸如可能由绕射、干涉、其他制程效应及其类似者引起的影像误差。opc调整ic设计布局图1322。在一些实施例中，遮罩数据预备1332包含进一步的解析度增强技术(resolution enhancement technique，ret)，诸如离轴照明、子解析度辅助特征、相移遮罩、其他适合的技术及其类似者或其组合。在一些实施例中，亦使用逆微影技术(inverse lithography technology，ilt)，其将opc视为逆成像问题。
184.在一些实施例中，遮罩数据预备1332包含遮罩规则检查器(mask rule checker，mrc)，该遮罩规则检查器检查已经在opc中用遮罩创建规则集合进行处理的ic设计布局图1322，这些遮罩创建规则含有某些几何及/或连接性限制以确保足够的边限，以考虑半导体制造制程中的可变性及其类似者。在一些实施例中，mrc修改ic设计布局图1322以补偿遮罩
制造1344期间的限制，这种情况可以撤销由opc执行的修改的部分以便满足遮罩创建规则。
185.在一些实施例中，遮罩数据预备1332包含微影制程检查(lithography process checking，lpc)，其模拟将由ic fab 1350实施以制造ic装置1360的处理。lpc基于ic设计布局图1322模拟该处理以创建模拟制造的装置，诸如ic装置1360。lpc模拟中的处理参数可以包含与ic制造周期的各种制程相关联的参数、与用于制造ic的工具相关联的参数及/或制造制程的其他态样。lpc考虑各种因子，诸如空间影像对比度、焦深(depth of focus，“dof”)、遮罩误差增强因子(mask error enhancement facto，“meef”)、其他适合的因子及其类似者或其组合。在一些实施例中，在已由lpc创建模拟制造装置之后，若模拟装置在形状上不够接近以满足设计规则，则重复opc及/或mrc以进一步细化ic设计布局图1322。
186.应当理解，为了清楚起见，已经简化了遮罩数据预备1332的上文描述。在一些实施例中，数据预备1332包含额外特征，诸如根据制造规则修改ic设计布局图1322的逻辑操作(logic operation，lop)。另外，在数据预备1332期间应用于ic设计布局图1322的制程可以以各种不同的顺序执行。
187.在遮罩数据预备1332之后及遮罩制造1344期间，基于修改的ic设计布局图1322制造遮罩1345或一组遮罩1345。在一些实施例中，遮罩制造1344包含基于ic设计布局图1322执行一次或多次微影曝光。在一些实施例中，基于修改的ic设计布局图1322，使用电子束(electron-beam/e-beam)或多个电子束的机制在遮罩(光罩或倍缩光罩)1345上形成图案。遮罩1345可以用各种技术形成。在一些实施例中，遮罩1345使用二元技术形成。在一些实施例中，遮罩图案包含不透明区及透明区。用于曝光已涂布在晶圆上的影像敏感材料层(例如光阻)的辐射束(诸如紫外(ultraviolet，uv)束)被不透明区阻挡且透射穿过透明区。在一个实例中，遮罩1345的二元遮罩版本包含透明基板(例如熔融石英)及涂布在二元遮罩的不透明区中的不透明材料(例如铬)。在另一实例中，使用相移技术形成遮罩1345。在遮罩1345的相移遮罩(phase shift mask，psm)版本中，形成在相移遮罩上的图案中的各种特征用以具有适当的相位差以提高解析度及成像质量。在各种实例中，相移遮罩可为衰减psm或交替psm。由遮罩制造1344产生的遮罩用于多个制程中。例如，这种遮罩用在离子植入制程中以在半导体晶圆1353中形成各种掺杂区，用在蚀刻制程中以在半导体晶圆1353中形成各种蚀刻区，且/或用在其他适合的制程中。
188.ic fab 1350为ic制造业务，其包含一个或多个用于制造各种不同ic产品的制造设施。在一些实施例中，ic fab 1350为半导体代工厂。例如，可能存在用于多个ic产品的前端制造(前端制程(front-end-of-line，feol)制造)的制造工厂，而第二制造工厂可以提供后端制造以供ic产品的互连及封装(后端制程(back-end-of-line，beol)制造)，且第三制造工厂可以为代工业务提供其他服务。
189.ic fab 1350包含制造工具1352，制造工具1352用以对半导体晶圆1353执行各种制造操作，以使得ic装置1360根据遮罩(例如遮罩1345)制造。在各种实施例中，制造工具1352包含晶圆步进机、离子植入机、光阻涂布机、处理腔室(例如cvd腔室或lpcvd炉)、cmp系统、电浆蚀刻系统、晶圆清洗系统或能够执行如本文中所论述的一个或多个适合的制造制程的其他制造装备。
190.ic fab 1350使用由遮罩室1330制造的遮罩1345来制造ic装置1360。因此，ic fab 1350至少间接地使用ic设计布局图1322来制造ic装置1360。在一些实施例中，半导体晶圆
1353由ic fab 1350使用遮罩1345制造以形成ic装置1360。在一些实施例中，ic制造包含至少间接地基于ic设计布局图1322执行一次或多次微影曝光。半导体晶圆1353包含其上形成有材料层的硅基板或其他适当的基板。半导体晶圆1353进一步包含各种掺杂区、介电特征、多级互连及其类似者中的一者或多者(在随后的制造步骤处形成)。
191.关于集成电路(integrated circuit，ic)制造系统(例如图13的系统1300)及与其相关联的ic制造流程的细节在例如于2016年2月9日授予的美国专利第9,256,709号、2015年10月1日公开的美国预授权公开第20150278429号、2014年2月6日公开的美国预授权公开第20140040838号及2007年8月21日授权的美国专利第7,260,442号中找到，这些专利中的每一者的全部内容以引用的方式并入本文。
192.本案的一实施例的态样是关于一种集成电路。集成电路包含在第一连接层中的第一电压电力轨及第二电压电力轨。第一电压电力轨及第二电压电力轨中的每一者在垂直于第一方向的第二方向上延伸。集成电路包含在第一连接层下方的第一电压下层电力轨及第二电压下层电力轨。第一电压下层电力轨及第二电压下层电力轨中的每一者在第一方向上延伸。集成电路包含第一通孔连接件及第二通孔连接件，第一通孔连接件将第一电压电力轨与第一电压下层电力轨连接起来，第二通孔连接件将第二电压电力轨与第二电压下层电力轨连接起来。集成电路包含在第一连接层之下的第一半导体结构及第二半导体结构。第一半导体结构中的第一类型晶体管的源极区导电连接至第一电压下层电力轨。第二半导体结构中的第二类型晶体管的源极区导电连接至第二电压下层电力轨。集成电路包含在第二方向上延伸的第一信号导线及在第二方向上延伸的栅极导体。第一信号导线处于第一连接层中。栅极导体在通道区处与第一半导体结构或第二半导体结构相交。栅极通孔连接件将栅极导体与第一信号导线直接连接。
193.在一些实施例中，集成电路还包含在第二方向上延伸且处于第一连接层中的第二信号导线、端点导体以及将端点导体与第二信号导线直接连接的端点通孔连接件。端点导体在第一类型晶体管的漏极区处与第一半导体结构相交或在第二类型晶体管的漏极区处与第二半导体结构相交。
194.在一些实施例中，集成电路还包含在第一类型晶体管的源极区处与第一半导体结构相交且导电连接至第一电压下层电力轨的第一端点导体，以及在第二类型晶体管的源极区处与第二半导体结构相交且导电连接至第一电压下层电力轨的第二端点导体。
195.在一些实施例中，其中第一半导体结构及第二半导体结构中的每一者为一鳍状结构、一纳米片结构或一纳米线结构中的一者。
196.在一些实施例中，集成电路还包含第一电压电力短线及第二电压电力短线。第一电压电力短线及第二电压电力短线处于第一连接层上方的第二连接层中，第一电压电力短线及第二电压电力短线中的每一者在第一方向上延伸。第一电压电力短线导电连接至第一电压电力轨，且第二电压电力短线导电连接至第二电压电力轨。
197.在一些实施例中，集成电路还包含第一电压第三连接电力短线及第二电压第三连接电力短线。第一电压第三连接电力短线及第二电压第三连接电力短线中的每一者在第二方向上延伸，第一电压第三连接电力短线及第二电压第三连接电力短线中的每一者处于第二连接层上方的第三连接层中。第一电压第三连接电力短线导电连接至第一电压电力短线，且第二电压第三连接电力短线导电连接至第二电压电力短线。
198.在一些实施例中，集成电路还包含第一电压第四连接电力短线及第二电压第四连接电力短线。第一电压第四连接电力短线及第二电压第四连接电力短线中的每一者在第一方向上延伸，第一电压第四连接电力短线及第二电压第四连接电力短线中的每一者处于第二连接层上方的第四连接层中。第一电压第四连接电力短线导电连接至第一电压电力短线，且第二电压第四连接电力短线导电连接至第二电压电力短线。
199.本案的一实施例的另一态样是关于一种方法。方法包含：在第一半导体结构中制造具有源极区的第一类型晶体管；及在第二半导体结构中制造具有源极区的第二类型晶体管。方法包含制造在通道区处与第一半导体结构或第二半导体结构相交的栅极导体。栅极导体在垂直于第一方向的第二方向上延伸。方法包含：制造导电连接至第一类型晶体管的源极区的第一电压下层电力轨；及制造导电连接至第二类型晶体管的源极区的第二电压下层电力轨。第一电压下层电力轨及第二电压下层电力轨中的每一者在第一方向上延伸。方法包含：沉积覆盖第一电压下层电力轨及第二电压下层电力轨的绝缘材料；及在绝缘材料上方沉积金属以形成第一连接层。方法包含图案化第一连接层以形成在第二方向上延伸的第一电压电力轨、在第二方向上延伸的第二电压电力轨及在第二方向上延伸的第一信号导线。第一电压电力轨通过第一通孔连接件与第一电压下层电力轨直接连接，且第二电压电力轨通过第二通孔连接件与第二电压下层电力轨直接连接。第一信号导线通过栅极通孔连接件与栅极导体直接连接。
200.在一些实施例中，方法进一步包括以下步骤：制造端点导体，端点导体在第一类型晶体管的漏极区处与第一半导体结构相交或在第二类型晶体管的漏极区处与第二半导体结构相交。图案化第一连接层进一步包括图案化第一连接层以形成在第二方向上延伸的第二信号导线，第二信号导线通过端点通孔连接件与端点导体直接连接。
201.在一些实施例中，方法进一步包括以下步骤：制造第一端点导体，第一端点导体在第一类型晶体管的源极区处与第一半导体结构相交，其中第一端点导体导电连接至第一电压下层电力轨；及制造第二端点导体，第二端点导体在第二类型晶体管的源极区处与第二半导体结构相交，其中第二端点导体导电连接至第一电压下层电力轨。
202.在一些实施例中，方法进一步包括以下步骤：将第一半导体结构及第二半导体结构制造为鳍状结构、纳米片结构或纳米线结构中的一者。
203.在一些实施例中，方法进一步包括以下步骤：制造具有用于多个p型晶体管的多个通道区的第一半导体结构；及制造具有用于多个n型晶体管的多个通道区的第二半导体结构。
204.在一些实施例中，方法进一步包括以下步骤：制造具有用于多个n型晶体管的多个通道区的第一半导体结构；及制造具有用于多个p型晶体管的多个通道区的第二半导体结构。
205.在一些实施例中，方法进一步包括以下步骤：在覆盖第一连接层的层间介电层上方沉积金属以形成第二连接层；及图案化第二连接层以形成导电连接至第一电压电力轨的第一电压电力短线及形成导电连接至第二电压电力轨的第二电压电力短线。
206.在一些实施例中，方法进一步包括以下步骤：制造在第二方向上延伸的多个栅极导体，栅极导体中的每一者与第一半导体结构及第二半导体结构中的至少一者相交，其中两个相邻的栅极导体沿第一方向分开一接触多晶节距距离。第一电压电力短线或第二电压
电力短线沿第一方向的长度在接触多晶节距距离的两倍至接触多晶节距距离的四倍的范围内。
207.在一些实施例中，方法进一步包括以下步骤：制造且使得第一电压电力短线及第二电压电力短线中的每一者与在第二方向上延伸的单元边界相交。
208.本案的一实施例的仍另一态样是关于一种集成电路。集成电路包含第一电压电力轨及第二电压电力轨，第一电压电力轨及第二电压电力轨中的每一者在垂直于第一方向的第二方向上延伸，第一电压电力轨及第二电压电力轨中的每一者处于第一连接层中；第一电压下层电力轨及一第二电压下层电力轨，第一电压下层电力轨及第二电压下层电力轨中的每一者在第一方向上延伸，第一电压下层电力轨及第二电压下层电力轨中的每一者处于第一连接层下方，其中第一电压下层电力轨导电连接至第一电压电力轨，且第二电压下层电力轨导电连接至第二电压电力轨；第一类型晶体管，具有源极区，处于第一连接层之下的第一类型主动区内的第一半导体结构中，导电连接至第一电压下层电力轨；第二类型晶体管，具有一源极区，处于第一连接层之下的第二类型主动区内的第二半导体结构中，导电连接至第二电压下层电力轨；第一信号导线及一第二信号导线，在第二方向上延伸，第一信号导线及第二信号导线中的每一者处于第一连接层中；端点导体，在第一类型晶体管的一漏极区处与第一半导体结构相交或在第二类型晶体管的一漏极区处与第二半导体结构相交；及端点通孔连接件，将端点导体与第二信号导线直接连接。
209.在一些实施例中，集成电路还包含在第二方向上延伸的栅极导体以及将栅极导体与第一信号导线直接连接的栅极通孔连接件。栅极导体在通道区处与第一半导体结构或第二半导体结构相交。
210.在一些实施例中，集成电路还包含第一电压电力短线及第二电压电力短线。第一电压电力短线及第二电压电力短线中的每一者在第一方向上延伸，第一电压电力短线及第二电压电力短线中的每一者处于第一连接层上方的第二连接层中。第一电压电力短线导电连接至第一电压电力轨，且第二电压电力短线导电连接至第二电压电力轨。
211.在一些实施例中，其中第一半导体结构及第二半导体结构中的每一者为鳍状结构、纳米片结构或纳米线结构中的一者。
212.熟悉此项技术者将容易看出，所揭露的实施例中的一者或多者实现了上述的优点中的一者或多者。在阅读了前述说明书之后，熟悉此项技术者将能够影响如本文广泛揭露的各种改变、等效物的取代及各种其他实施例。因此，此处授予的保护旨在仅受所附权利要求书及其等效物所含的定义的限制。