包括切割结构的半导体器件及其制造方法和包括其的电子系统与流程

包括切割结构的半导体器件及其制造方法和包括其的电子系统
1.相关申请的交叉引用
2.本技术要求于2021年6月3日在韩国知识产权局递交的韩国专利申请no.10-2021-0072087的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本公开的示例实施例涉及一种半导体器件及其制造方法，以及包括该半导体器件的电子系统。具体地，本公开的示例实施例涉及一种包括切割结构的半导体器件及其制造方法，以及包括该半导体器件的电子系统。


背景技术：

4.在需要存储数据的电子系统中，需要能够存储大量数据的半导体器件。因此，正在对能够增加半导体器件的数据存储容量的方案进行研究。例如，作为用于增加半导体器件的数据存储容量的方法之一，提出了一种包括三维布置的存储器单元来代替二维布置的存储器单元的半导体器件。


技术实现要素：

5.本公开的示例实施例提供了一种具有增强的电特性的半导体器件。
6.本公开的示例实施例提供了一种包括具有增强的电特性的半导体器件的电子系统。
7.根据本公开的示例实施例的半导体器件可以包括：外围电路结构，包括外围晶体管；半导体层，在外围电路结构上；源极结构，在半导体层上；栅极堆叠结构，在源极结构上，该栅极堆叠结构包括字线、栅极上线和阶梯结构；存储器沟道结构和虚设沟道结构，延伸穿过栅极堆叠结构；切割结构，延伸穿过栅极上线；以及位线，与存储器沟道结构重叠。切割结构可以包括窄部和比窄部更靠近阶梯结构的宽部。窄部的宽度可以小于宽部的宽度。
8.根据本公开的示例实施例的半导体器件可以包括：栅极堆叠结构，包括字线和栅极上线；存储器沟道结构和虚设沟道结构，延伸穿过栅极堆叠结构；以及切割结构，延伸穿过栅极上线。切割结构可以包括窄部和宽度大于窄部的宽部。存储器沟道结构可以包括接触窄部的第一存储器沟道结构。虚设沟道结构可以包括接触宽部的第一虚设沟道结构。
9.根据本公开的示例实施例的电子系统包括：主基板；半导体器件，在主基板上；以及控制器，电连接到主基板上的半导体器件。半导体器件可以包括：栅极堆叠结构，包括字线和栅极上线；存储器沟道结构和支撑结构，延伸穿过栅极堆叠结构；以及切割结构，延伸穿过栅极上线。切割结构可以包括与存储器沟道结构相邻的窄部和与支撑结构相邻的宽部。窄部的宽度可以小于宽部的宽度。
10.根据本公开的示例实施例的用于制造半导体器件的方法可以包括：形成包括交替堆叠的堆叠绝缘膜和堆叠牺牲膜的栅极堆叠结构；在栅极堆叠结构处形成阶梯结构；形成
覆盖阶梯结构的覆盖绝缘膜；形成延伸穿过覆盖绝缘膜和堆叠牺牲膜的最上面一层的切割沟槽；以及形成填充切割沟槽的切割结构。切割沟槽的宽度可以随着切割沟槽向阶梯结构延伸而逐渐增加。
附图说明
11.图1是示意性地示出了根据本公开的示例实施例的包括半导体器件的电子系统的视图。
12.图2是示意性地示出了根据本公开的示例实施例的包括半导体器件的电子系统的透视图。
13.图3和图4是示意性地示出了根据本公开的示例实施例的半导体封装的截面图。
14.图5a是根据本公开的示例实施例的半导体器件的平面图。
15.图5b是沿图5a的线a1-a1’截取的截面图。
16.图5c是沿图5a的线b1-b1’截取的截面图。
17.图5d是沿图5a的线c1-c1’截取的截面图。
18.图5e是图5a的部分d的放大图。
19.图6和图7a是说明根据本公开的示例实施例的半导体器件制造方法的视图。
20.图7b是沿图7a的线a2-a2’截取的截面图。
21.图7c是沿图7a的线b2-b2’截取的截面图。
22.图7d是沿图7a的线c2-c2’截取的截面图。
23.图8是根据本公开的示例实施例的半导体器件的平面图。
24.图9是根据本公开的示例实施例的半导体器件的平面图。
25.图10是根据本公开的示例实施例的半导体器件的平面图。
26.图11是根据本公开的示例实施例的半导体器件的平面图。
具体实施方式
27.在下文中，将参考附图描述本公开的示例实施例。
28.图1是示意性地示出了根据本公开的示例实施例的包括半导体器件的电子系统的视图。
29.参照图1，根据本公开的示例实施例的电子系统1000可以包括：半导体器件1100；以及控制器1200，电连接到半导体器件1100。电子系统1000可以是包括一个半导体器件1100或多个半导体器件1100的存储设备，或者是包括存储设备的电子设备。例如，电子系统1000可以是固态驱动器(ssd)设备、通用串行总线(usb)拇指驱动器、计算系统、医疗设备、或包括一个半导体器件1100或多个半导体器件1100的通信设备。
30.半导体器件1100可以是非易失性存储器件。例如，半导体器件1100可以是稍后将参考图5a至图5e描述的nand闪存器件。半导体器件1100可以包括：第一结构1100f；以及第二结构1100s，在第一结构1100f上。在示例实施例中，第一结构1100f可以设置在第二结构1100s的一侧。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是存储器单元结构，该存储器单元结构包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅
极下线ll2、以及位线bl和公共源极线csl之间的存储器单元串cstr。
31.在第二结构1100s中，存储器单元串cstr中的每一个可以包括：下晶体管lt1和lt2，与公共源极线csl相邻；上晶体管ut1和ut2，与位线bl相邻；以及多个存储器单元晶体管mct，设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间。根据实施例，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以不同地改变。
32.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，而下晶体管lt1和lt2可以包括地选择晶体管。栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以分别是存储器单元晶体管mct的栅电极。栅极上线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
33.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl、以及第一栅极上线ul1和第二栅极上线ul2可以经由从第一结构1100f的内部向第二结构1100s延伸的第一连接线1115电连接到解码器电路1110。位线bl可以经由从第一结构1100f的内部向第二结构1100s延伸的第二连接线1125电连接到页缓冲器1120。
34.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct中的至少一个的选择存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以经由从第一结构1100f的内部向第二结构1100s延伸的输入/输出连接线1135电连接到逻辑电路1130。
35.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。根据示例实施例，电子系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制多个半导体器件1100。
36.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于处理与半导体器件1100的通信的nand接口1221。用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储器单元晶体管mct的数据、要从半导体器件1100的存储器单元晶体管mct读出的数据等可以通过nand接口1221传输。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
37.图2是示意性地示出了根据本公开的示例实施例的包括半导体器件的电子系统的透视图。
38.参照图2，根据本公开的示例实施例的电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、至少一个半导体封装2003和dram 2004。半导体封装2003和dram 2004可以通过形成在主基板2001上的布线图案2005连接到控制器2002。
39.主基板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口而改变。在示例实施例中，电子系统2000可以根据诸如通用串行总线(usb)、外围组件互连快速(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等的接口中的任意一个与外部主机通信。在示例实施例中，电子系统2000可以通过从外部主机经由连接器2006提供的电力来操作。电子系统2000还可以包括用于将从外部主机提供的电力分
配给控制器2002和半导体封装2003的电源管理集成电路(pmic)。
40.控制器2002可以在半导体封装2003中写入数据，或者可以从半导体封装2003中读出数据。控制器2002还可以提高电子系统2000的操作速度。
41.dram 2004可以是用于减小作为数据存储空间的半导体封装2003和外部主机之间的速度差异的缓冲存储器。包括在电子系统2000中的dram 2004也可以作为一种高速缓冲存储器来操作。dram 2004可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在电子系统2000中时，控制器2002除了包括用于控制半导体封装2003的nand控制器之外，还可以包括用于控制dram2004的dram控制器。
42.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括：封装衬底2100；半导体芯片2200，在封装衬底2100上；接合层2300，分别设置在半导体芯片2200的底表面处；连接结构2400，用于电连接半导体芯片2200和封装衬底2100；以及模制层2500，覆盖封装衬底2100上的半导体芯片2200和连接结构2400。
43.封装衬底2100可以是包括封装上焊盘2130的印刷电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1中的输入/输出焊盘1101。半导体芯片2200中的每一个可以包括栅极堆叠结构3210和存储器沟道结构3220。半导体芯片2200中的每一个可以包括稍后将参照图5a至图5e描述的半导体器件。
44.在示例实施例中，连接结构2400可以是用于电连接输入/输出焊盘2210和封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装和2003b中的每一个中，半导体芯片2200可以通过线接合电互连，并且可以电连接到封装衬底2100的对应的封装上焊盘2130。根据实施例，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构代替接合线型连接结构2400电互连。
45.在示例实施例中，控制器2002和半导体芯片2200可以被包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的单独的插入基板上。在这种情况下，控制器2002和半导体芯片2200可以通过形成在插入基板处的布线互连。
46.图3和图4是示意性地示出了根据本公开的示例实施例的半导体封装的截面图。图3和图4中的每一个说明了图2中的半导体封装2003的示例实施例，并且概念性地示出了沿图2中的线i-i’截取的半导体封装2003的区域。
47.参照图3，在半导体封装2003中，其封装衬底2100可以是印刷电路板。封装衬底2100可以包括：封装衬底主体2120；封装上焊盘2130，设置在封装衬底主体2120的顶表面处；下焊盘2125，设置在封装衬底主体2120的底表面处，或通过封装衬底主体2120的底表面暴露；以及内部布线2135，将封装衬底主体2120内的封装上焊盘2130和下焊盘2125电互连。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接器2800连接到电子系统2000的主基板2001的布线图案2005，如图2所示。
48.半导体芯片2200中的每一个可以包括：半导体衬底3010；以及第一结构3100和第二结构3200，顺序地堆叠在半导体衬底3010上。第一结构3100可以包括外围电路区，该外围
电路区包括外围布线3110。第二结构3200可以包括：公共源极线3205；栅极堆叠结构3210，在公共源极线3205上；存储器沟道结构3220和分离结构3230，延伸穿过栅极堆叠结构3210；位线3240，电连接到存储器沟道结构3220；以及栅极连接布线，电连接到栅极堆叠结构3210的字线(图1中的“wl”)。
49.半导体芯片2200中的每一个可以包括贯通布线3245，该贯通布线3245电连接到第一结构3100的外围布线3110，同时延伸到第二结构3200中。贯通布线3245可以延伸穿过栅极堆叠结构3210，并且还可以设置在栅极堆叠结构3210之外。半导体芯片2200中的每一个还可以包括输入/输出连接焊盘3265，该输入/输出连接焊盘3265电连接到第一结构3100的外围布线3110，同时延伸到第二结构3200中，并且输入/输出焊盘2210电连接到输入/输出连接布线3265。
50.参照图4，在半导体封装2003a中，其半导体芯片2200a中的每一个可以包括：半导体衬底4010；第一结构4100，在半导体衬底4010上；以及第二结构4200，在第一结构4100上以晶片接合方式接合到第一结构4100。
51.第一结构4100可以包括外围电路区，该外围电路区包括外围布线4110和第一接合结构4150。第二结构4200可以包括：公共源极线4205；栅极堆叠结构4210，在公共源极线4205和第一结构4100之间；存储器沟道结构4220和分离结构4230，延伸穿过栅极堆叠结构4210；以及第二接合结构4250，分别电连接到存储器沟道结构4220和栅极堆叠结构4210的字线(图1中的“wl”)。例如，第二接合结构4250可以分别通过电连接到存储器沟道结构4220的位线4240和电连接到字线(图1中的“wl”)的栅极连接布线电连接到存储器沟道结构4220和字线(图1中的“wl”)。
52.第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时彼此接合。第一接合结构4150和第二接合结构4250的接合部分可以由例如铜(cu)制成。
53.半导体芯片2200a中的每一个还可以包括：输入/输出焊盘2210；以及输入/输出连接布线4265，在输入/输出焊盘2210下方。输入/输出连接布线4265可以电连接到第二接合结构4250的一部分。
54.图3中的半导体芯片2200和图4中的半导体芯片2200a可以通过接合线型连接结构2400电互连。当然，在示例实施例中，一个半导体封装中的半导体芯片(例如，图3的半导体芯片2200和图4的半导体芯片2200a)可以通过包括硅通孔(tsv)的连接结构电互连。
55.图5a是根据本公开的示例实施例的半导体器件的平面图。图5b是沿图5a的线a1-a1’截取的截面图。图5c是沿图5a的线b1-b1’截取的截面图。图5d是沿图5a的线c1-c1’截取的截面图。图5e是图5a的部分d的放大图。
56.参照图5a、图5b、图5c和图5d，根据本公开的示例实施例的半导体器件可以包括外围电路结构pcs和存储器单元结构ces。存储器单元结构ces可以设置在外围电路结构pcs上。
57.半导体器件可以包括单元区cr和延伸区er。单元区cr和延伸区cr可以是在由第一方向d1和第二方向d2定义的平面中划分的区域。第一方向d1和第二方向d2可以彼此相交。例如，第一方向d1和第二方向d2可以彼此垂直相交。
58.外围电路结构pcs可以包括衬底100。衬底100可以具有沿着由第一方向d1和第二
方向d2定义的平面延伸的板的形式。在示例实施例中，衬底100可以是半导体衬底。例如，衬底100可以是硅衬底。在示例实施例中，衬底100可以是绝缘体上硅(soi)衬底。
59.外围电路结构pcs还可以包括覆盖衬底100的第一绝缘膜110。第一绝缘膜110可以覆盖衬底100的顶表面。第一绝缘膜110可以包括绝缘材料。例如，第一绝缘膜110可以包括氧化物。在示例实施例中，第一绝缘膜110可以是多层绝缘膜。
60.外围电路结构pcs还可以包括外围晶体管ptr。外围晶体管ptr可以设置在衬底100和第一绝缘膜110之间。外围晶体管ptr可以包括源/漏区sd、栅电极ge和栅极绝缘膜gi。栅电极ge和栅极绝缘膜gi可以设置在源/漏区sd之间。栅电极ge可以通过栅极绝缘膜gi与衬底100间隔开。源/漏区sd可以通过用杂质掺杂衬底100来形成。栅电极ge可以包括导电材料。栅极绝缘膜gi可以包括绝缘材料。
61.外围电路结构pcs还可以包括元件隔离层sti。元件隔离层sti可以设置在衬底100中。元件隔离层sti可以设置在外围晶体管ptr之间，并且因此可以将外围晶体管ptr彼此电隔离。元件隔离层sti可以包括绝缘材料。
62.外围电路结构pcs还可以包括外围接触部pct和外围布线pml。外围接触部pct可以连接到外围晶体管ptr，并且外围布线pml可以连接到外围接触部pct。外围接触部pct和外围布线pml可以设置在第一绝缘膜110中。外围接触部pct和外围布线pml可以包括导电材料。
63.存储器单元结构ces可以包括半导体层200、源极结构sos、栅极堆叠结构gss、存储器沟道结构mcs、虚设沟道结构dcs、支撑结构sus和位线结构bls。
64.半导体层200可以设置在外围电路结构pcs的第一绝缘膜110上。半导体层200可以包括掺杂有杂质的非本征半导体材料和/或未掺杂杂质的本征半导体材料。例如，半导体层200可以包括以下中的至少一项：硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)或它们的混合物。
65.源极结构sos可以设置在半导体层200上。源极结构sos可以包括下源极膜lsl、上源极膜usl、第一虚设膜dl1、第二虚设膜dl2和第三虚设膜dl3。
66.下源极膜lsl可以设置在半导体层200上。下源极膜lsl可以设置在单元区cr中。下源极膜lsl可以是公共源极线。下源极膜lsl可以包括导电材料。例如，下源极膜lsl可以包括掺杂有杂质的多晶硅。
67.第一虚设膜dl1、第二虚设膜dl2和第三虚设膜dl3可以沿第三方向d3顺序地设置在半导体层200上。第三方向d3可以与第一方向d1和第二方向d2相交。例如，第三方向d3可以与第一方向d1和第二方向d2垂直相交。
68.第一至第三虚设膜dl1、dl2和dl3可以设置在延伸区er中。第一至第三虚设膜dl1、dl2和dl3可以设置在与下源极膜lsl相同的高度。第一至第三虚设膜dl1、dl2和dl3可以包括绝缘材料。在示例实施例中，第一虚设膜dl1和第三虚设膜dl3可以包括相同的绝缘材料，并且第二虚设膜dl2可以包括与第一虚设膜dl1和第三虚设膜dl3的绝缘材料不同的绝缘材料。例如，第二虚设膜dl2可以包括氮化硅，并且第一虚设膜dl1和第三虚设膜dl3可以包括氧化硅。
69.上源极膜usl可以覆盖下源极膜lsl和第一至第三虚设膜dl1、dl2和dl3。上源极膜usl可以从单元区cr延伸到延伸区er。上源极膜usl可以包括半导体材料。例如，上源极膜
usl可以包括掺杂有杂质的多晶硅或未掺杂有杂质的多晶硅。
70.在示例实施例中，源极结构sos还可以包括在上源极膜usl上的掩埋绝缘膜bi。掩埋绝缘膜bi可以设置在单元区cr和延伸区er之间。掩埋绝缘膜bi可以设置在下源极膜lsl与第一至第三虚设膜dl1、dl2和dl3之间。下源极膜lsl和第一至第三虚设膜dl1、dl2和dl3可以在掩埋绝缘膜bi和围绕掩埋绝缘膜bi的上源极膜usl的一部分介于它们之间的条件下，在第二方向d2上彼此间隔开。掩埋绝缘膜bi可以在第一方向d1上延伸。掩埋绝缘膜bi可以包括绝缘材料。
71.栅极堆叠结构gss可以设置在源极结构sos上。栅极堆叠结构gss可以包括在第三方向d3上交替堆叠的绝缘图案ip和导电图案cp。绝缘图案ip可以包括绝缘材料。例如，绝缘图案ip可以包括氧化物。导电图案cp可以包括导电材料。
72.导电图案cp可以包括栅极下线gll、字线wol和栅极上线gul。导电图案cp与源极结构sos相邻的一部分可以是栅极下线gll。导电图案cp与位线结构bls相邻的一部分可以是栅极上线gul。导电图案cp设置在栅极上线gul和栅极下线gll之间的一部分可以是字线wol。栅极下线gll、栅极上线gul和字线wol的数量不限于所示数量。
73.在示例实施例中，绝缘图案ip中的最下面的一个可以一体地耦接到掩埋绝缘膜bil。
74.栅极堆叠结构gss还可以包括阶梯结构ste。阶梯结构ste可以设置在延伸区er中。绝缘图案ip和导电图案cp以阶梯的形式配置，并且因此，可以定义阶梯结构ste。阶梯结构ste的表面可以包括阶梯侧壁ste_s和阶梯顶表面ste_t。阶梯侧壁ste_s可以由彼此共面的绝缘图案ip的侧壁和导电图案cp的侧壁来定义。导电图案cp的顶表面未被绝缘图案ip覆盖的一部分可被定义为阶梯顶表面ste_t。阶梯侧壁ste_s和阶梯顶表面ste_t可以彼此连接。随着阶梯侧壁ste_s分别设置在更远离单元区cr的位置处，阶梯侧壁ste_s可以具有逐渐降低的高度。随着阶梯顶表面ste_t分别设置在更远离单元区cr的位置处，阶梯顶表面ste_t可以具有逐渐降低的高度。
75.栅极堆叠结构gss还可以包括覆盖绝缘膜cil。覆盖绝缘膜cil可以覆盖阶梯结构ste。覆盖绝缘膜cil可以覆盖阶梯结构ste的阶梯侧壁ste_s和阶梯顶表面ste_t。覆盖绝缘膜cil可以覆盖最上面的导电图案cp的顶表面。覆盖绝缘膜cil可以包括绝缘材料。例如，覆盖绝缘膜cil可以包括氧化物。
76.存储器沟道结构mcs可以设置在单元区cr中。存储器单元结构mcs可以在第三方向d3上延伸，并且因此，可以延伸穿过覆盖绝缘膜cil、栅极堆叠结构gss的导电图案cp和绝缘图案ip、以及源极结构sos的上源极膜usl和下源极膜lsl。存储器沟道结构mcs可以被栅极堆叠结构gss的绝缘图案ip和导电图案cp围绕。存储器沟道结构mcs的最下部分可以设置在半导体层200中。
77.存储器沟道结构mcs中的每一个可以包括芯绝缘膜ci、焊盘pa、沟道膜ch和存储器膜ml。芯绝缘膜ci可以在第三方向d3上延伸，并且因此，可以延伸穿过栅极堆叠结构gss的导电图案cp和绝缘图案ip、以及源极结构sos的上源极膜usl和下源极膜lsl。芯绝缘膜ci可以包括绝缘材料。例如，芯绝缘膜ci可以包括氧化物。
78.焊盘pa可以设置在芯绝缘膜ci上。焊盘pa可以包括导电材料。
79.沟道膜ch可以围绕芯绝缘膜ci和焊盘pa。沟道膜ch可以在第三方向d3上延伸，并
且因此，可以延伸穿过栅极堆叠结构gss的导电图案cp和绝缘图案ip、以及源极结构sos的上源极膜usl和下源极膜lsl。沟道膜ch可以覆盖芯绝缘膜ci的侧壁和底表面。沟道膜ch可以接触源极结构sos的下源极膜lsl。存储器沟道结构mcs可以电连接到源极结构sos。存储器沟道结构mcs的沟道膜ch可以电连接到源极结构sos的下源极膜lsl。沟道膜ch可以包括半导体材料。例如，沟道膜ch可以包括多晶硅。
80.存储器膜ml可以围绕沟道膜ch。存储器膜ml可以在第三方向d3上延伸，并且因此，可以延伸穿过栅极堆叠结构gss的导电图案cp和绝缘图案ip。存储器膜ml可以被栅极堆叠结构gss的导电图案cp和绝缘图案ip围绕。
81.存储器膜ml可以包括：隧道绝缘膜tu，围绕沟道膜ch；电荷存储膜da，围绕隧道绝缘膜tu；以及阻挡膜blk，围绕电荷存储膜da。隧道绝缘膜tu、电荷存储膜da和阻挡膜blk中的每一个可以延伸穿过栅极堆叠结构gss的导电图案cp和绝缘图案ip。源极结构sos的下源极膜lsl可以在延伸穿过存储器膜ml的隧道绝缘膜tu、电荷存储膜da和阻挡膜blk的同时，连接到沟道膜ch。隧道绝缘膜tu可以包括允许电荷通过其隧穿的材料。例如，隧道绝缘膜tu可以包括氧化硅。电荷存储膜da可以包括能够在其中存储电荷的材料。例如，电荷存储膜da可以包括氮化硅。阻挡膜blk可以包括能够通过其防止电荷移动的材料。例如，阻挡膜blk可以包括氧化硅。
82.虚设沟道结构dcs可以设置在单元区cr中。虚设沟道结构dcs可以在第三方向d3上延伸，并且因此，可以延伸穿过覆盖绝缘膜cil、栅极堆叠结构gss的导电图案cp和绝缘图案ip、以及源极结构sos的上源极膜usl和下源极膜lsl。虚设沟道结构dcs可以被设置为比存储器沟道结构mcs更靠近延伸区er。虚设沟道结构dcs可以被设置为比存储器沟道结构mcs更靠近阶梯结构ste。存储器沟道结构mcs可以与位线300重叠(稍后将对其进行描述)，并且虚设通道结构dcs可以不与位线300重叠(稍后将对其进行描述)。
83.虚设沟道结构dcs中的每一个可以包括芯绝缘膜ci、焊盘pa、沟道膜ch和存储器膜ml。虚设沟道结构dcs的芯绝缘膜ci、焊盘pa、沟道膜ch和存储器膜ml可以类似于存储器沟道结构mcs的芯绝缘膜ci、焊盘pa、沟道膜ch和存储器膜ml。虚设沟道结构dcs的存储器膜ml可以包括隧道绝缘膜tu、电荷存储膜da和阻挡膜blk，类似于存储器沟道结构mcs的存储器膜ml。
84.支撑结构sus可以设置在延伸区er中。支撑结构sus可以在第三方向d3上延伸，并且因此，可以延伸穿过覆盖绝缘膜cil、栅极堆叠结构gss的导电图案cp和绝缘图案ip、以及源极结构sos的上源极膜usl和第一至第三虚设膜dl1、dl2和dl3。支撑结构sus中的至少一个可以延伸穿过阶梯结构ste的阶梯顶表面ste_t。支撑结构sus可以被栅极堆叠结构gss的导电图案cp和绝缘图案ip围绕。支撑结构sus的最下部分可以设置在半导体层200中。支撑结构sus可以支撑延伸区er中的栅极堆叠结构gss。
85.存储器单元结构ces还可以包括切割结构scs。切割结构scs可以从单元区cr延伸到延伸区er。切割结构scs可以在第二方向d2上延伸。切割结构scs可以延伸穿过栅极上线gul。切割结构scs可以延伸穿过绝缘图案ip的一部分。切割结构scs的最下部分可以设置在比最上字线wol更高的高度处。切割结构scs的最下部分可以设置在覆盖最上字线wol的顶表面的绝缘图案ip中。切割结构scs可以包括绝缘材料。例如，切割结构scs可以包括氧化物。
86.切割结构scs可以包括窄部na和宽部wd。窄部na可以是与存储器沟道结构mcs相邻的一部分。宽部wd可以是与虚设沟道结构dcs和支撑结构sus相邻的一部分。宽部wd可以被设置为比窄部na更靠近阶梯结构ste。即，宽部wd和阶梯结构ste之间的距离小于窄部na和阶梯结构ste之间的距离。宽部wd可以被设置为比窄部na更靠近支撑结构sus。即，宽部wd和支撑结构sus之间的距离小于窄部na和支撑结构sus之间的距离。窄部na可以设置在存储器沟道结构mcs之间。宽部wd可以设置在虚设沟道结构dcs之间和支撑结构sus之间。窄部na可以设置在第一区r1中，其中设置有存储器沟道结构mcs，并且宽部wd可以设置在第二区r2中，其中设置有虚设沟道结构dcs、支撑结构sus和阶梯结构ste。窄部na可以设置在单元区cr中。宽部wd可以从单元区cr延伸到延伸区er。
87.在示例实施例中，宽部wd的底表面wd_b的高度可以等于窄部na的底表面na_b的高度。即，宽部wd的深度和窄部na的深度可以相等。在示例实施例中，宽部wd的底表面wd_b的高度可以低于窄部na的底表面na_b的高度。即，宽部wd的深度可以大于窄部na的深度。
88.稍后将详细描述切割结构scs的窄部na和宽部wd。
89.存储器单元结构ces还可以包括分离结构ds。分离结构ds可以在第二方向d2上延伸。分离结构ds可以延伸穿过栅极堆叠结构gss的导电图案cp和绝缘图案ip。存储器沟道结构mcs、虚设沟道结构dcs、支撑结构sus和切割结构scs可以设置在分离结构ds之间。在示例实施例中，分离结构ds可以包括绝缘材料。
90.位线结构bls可以设置在栅极堆叠结构gss上。位线结构bls可以包括第二绝缘膜120、位线接触部bct、第三绝缘膜130和位线300。
91.第二绝缘膜120可以覆盖栅极堆叠结构gss、存储器沟道结构mcs、虚设沟道结构dcs、支撑结构sus和切割结构scs。第二绝缘膜120可以包括绝缘材料。
92.位线接触部bct可以设置在第二绝缘膜120中。位线接触部bct可以在延伸穿过第二绝缘膜120的同时，接触存储器沟道结构mcs的焊盘pa。虚设沟道结构dcs可以不接触位线接触部bct。位线接触部bct可以包括导电材料。
93.可以提供覆盖第二绝缘膜120和位线接触部bct的第三绝缘膜130。第三绝缘膜130可以包括绝缘材料。
94.位线300可以设置在第三绝缘膜130中。位线300可以在第一方向d1上延伸。位线300可以在第二方向d2上彼此间隔开。位线300可以经由位线接触部bct电连接到存储器沟道结构mcs。位线300可以包括导电材料。
95.参照图5e，窄部na和宽部wd之间的边界bo可以设置在存储器沟道结构mcs和虚设沟道结构dcs之间。窄部na和宽部wd之间的边界bo可以设置在被设置为最靠近虚设沟道结构dcs的存储器沟道结构mcs和被设置为最靠近存储器沟道结构mcs的虚设沟道结构dcs之间。在示例实施例中，窄部na和宽部wd之间的边界bo可以设置在虚设沟道结构dcs之间。
96.窄部na在第一方向d1上的宽度可以被定义为第一宽度w1。宽部wd在第一方向d1上的宽度可以被定义为第二宽度w2。窄部na的宽度可以小于宽部wd的宽度。例如，第一宽度w1可以小于第二宽度w2。窄部na的宽度可以是恒定的。例如，第一宽度w1可以是恒定的。宽部wd的宽度可以随着宽部wd向远离窄部na的方向延伸而逐渐增加。例如，第二宽度w2可以随着宽部wd向远离窄部na的方向延伸而逐渐增加。宽部wd的宽度可以随着宽部wd向阶梯结构ste延伸而逐渐增加。宽部wd的宽度可以随着宽部wd向支撑结构sus延伸而逐渐增加。宽部
wd的宽度可以随着宽部wd向远离存储器沟道结构mcs的方向延伸而逐渐增加。宽部wd的宽度可以随着宽部wd从单元区cr延伸到延伸区er而逐渐增加。
97.窄部na的最大宽度可以小于宽部wd的最小宽度。例如，第一宽度w1的最大值可以小于第二宽度w2的最小值。在示例实施例中，第一宽度w1可以是70至90nm，并且第二宽度w2可以是110至130nm。
98.窄部na可以包括第一侧壁na_s1和第二侧壁na_s2。窄部na的第一侧壁na_s1和第二侧壁na_s2可以在第二方向d2上延伸。窄部na的第一侧壁na_s1和第二侧壁na_s2之间的距离可以是恒定的。宽部wd可以包括第一侧壁wd_s1和第二侧壁wd_s2。宽部wd的第一侧壁wd_s1和第二侧壁wd_s2可以相对于第二方向d2倾斜。宽部wd的第一侧壁wd_s1和第二侧壁wd_s2之间的距离可以随着宽部wd向远离窄部na的方向延伸而逐渐增加。
99.宽部wd可以包括第一连接表面cos1和第二连接表面cos2。第一连接表面cos1可以将宽部wd的第一侧壁wd_s1和窄部na的第一侧壁na_s1互连。第一连接表面cos1可以与宽部wd的第一侧壁wd_s1和窄部na的第一侧壁na_s1相交。第二连接表面cos2可以将宽部wd的第二侧壁wd_s2和窄部na的第二侧壁na_s2互连。第二连接表面cos2可以与宽部wd的第二侧壁wd_s2和窄部na的第二侧壁na_s2相交。第一连接表面cos1和第二连接表面cos2可以在第二方向d2上彼此相交。第一连接表面cos1和第二连接表面cos2可以设置在存储器沟道结构mcs和虚设沟道结构dcs之间。窄部na和宽部wd之间的边界bo可以限定在第一连接表面cos1和第二连接表面cos2之间。
100.存储器沟道结构mcs中的至少一个可以接触切割结构scs的窄部na。例如，存储器沟道结构mcs中的第一存储器沟道结构mcs1可以接触窄部na。可以定义在第四方向d4上与第一存储器沟道结构mcs1相邻的第二存储器沟道结构mcs2。第四方向d4可以与第一方向d1和第二方向d2相交。第四方向d4可以与第三方向d3垂直相交。可以定义在第五方向d5上与第一存储器沟道结构mcs1相邻的第三存储器沟道结构mcs3。第五方向d5可以与第一方向d1、第二方向d2和第四方向d4相交。第五方向d5可以与第三方向d3垂直相交。第二存储器沟道结构mcs2和第三存储器沟道结构mcs3可以与窄部na彼此间隔开。
101.虚设沟道结构dcs中的至少一个可以在第二方向d2上与第一存储器沟道结构mcs1重叠。可以定义在第二方向d2上与第一存储器沟道结构mcs1重叠的第一虚设沟道结构dcs1和第二虚设沟道结构dcs2。第一存储器沟道结构mcs1、第一虚设沟道结构dcs1和第二虚设沟道结构dcs2都可以设置在沿第二方向d2延伸的线上。
102.第一沟道结构dcs1和第二沟道结构dcs2可以接触宽部wd。第一虚设沟道结构dcs1可以被设置为比第二虚设沟道结构dcs2更靠近窄部na。第一虚设沟道结构dcs1可以延伸穿过宽部wd的第一侧壁wd_s1和第二侧壁wd_s2。第二虚设沟道结构dcs2可以被宽部wd围绕。可以定义在第四方向d4上与第一虚设沟道结构dcs1相邻的第三虚设沟道结构dcs3，可以定义在第五方向d5上与第一虚设沟道结构dcs1相邻的第四虚设沟道结构dcs4，可以定义在第四方向上与第二虚设沟道结构dcs2相邻的第五虚设沟道结构dcs5，并且可以定义在第五方向d5上与第二虚设沟道结构dcs2相邻的第六虚设沟道结构dcs6。第三至第六虚设沟道结构dcs3、dcs4、dcs5和dcs6可以接触宽部wd。第三虚设沟道结构dcs3和第五虚设沟道结构dcs5可以延伸穿过宽部wd的第一侧壁wd_s1。第四虚设沟道结构dcs4和第六虚设沟道结构dcs6可以延伸穿过宽部wd的第二侧壁wd_s2。
103.切割结构scs和虚设沟道结构dcs的宽部wd的结构不限于图5e所示的结构。在示例实施例中，第一虚设沟道结构dcs1可以被宽部wd围绕。在示例实施例中，第三至第六虚设沟道结构dcs3、dcs4、dcs5和dcs6可以与宽部wd彼此间隔开。在示例实施例中，第二虚设沟道结构dcs2可以延伸穿过宽部wd的第一侧壁wd_s1和第二侧壁wd_s2。
104.图6和图7a是说明根据本公开的示例实施例的半导体器件制造方法的视图。图7b是沿图7a的线a2-a2’截取的截面图。图7c是沿图7a的线b2-b2’截取的截面图。图7d是沿图7a的线c2-c2’截取的截面图。
105.参照图6，可以形成外围电路结构pcs。外围电路结构pcs的形成可以包括在衬底100上形成外围晶体管ptr、元件隔离层sti、外围接触部pct、外围布线pml和第一绝缘膜110。
106.半导体层200可以形成在外围电路结构pcs上。
107.源极结构sos可以形成在半导体层200上。源极结构sos可以包括：第一至第三虚设膜dl1、dl2和dl3，在单元区cr中；第一至第三虚设膜dl1、dl2和dl3，在延伸区er中；上源极膜usl，覆盖第一至第三虚设膜dl1、dl2和dl3；以及掩埋绝缘膜bi，在上源极膜usl上。
108.在示例实施例中，在形成上源极膜usl之前，可以执行用于将单元区cr中的第一至第三虚设膜dl1、dl2和dl3与延伸区er中的第一至第三虚设膜dl1、dl2和dl3彼此分离的工艺。在示例实施例中，掩埋绝缘膜bi可以与堆叠绝缘膜il中的最下面一个同时形成，这将在下文中描述。
109.可以形成包括堆叠绝缘膜il和堆叠牺牲膜sl的栅极堆叠结构gss。可以通过在第三方向d3上交替地堆叠堆叠绝缘膜il和堆叠牺牲膜sl来形成栅极堆叠结构gss。堆叠绝缘膜il和堆叠牺牲膜sl可以分别包括相对于彼此具有蚀刻选择性的材料。例如，堆叠牺牲膜sl可以包括氮化物，并且堆叠绝缘膜il可以包括氧化物。
110.阶梯结构ste可以形成在栅极堆叠结构gss处。阶梯结构ste的形成可以包括蚀刻堆叠牺牲膜sl和堆叠绝缘膜il，以具有阶梯形状。
111.可以形成覆盖绝缘膜cil。覆盖绝缘膜cil可以覆盖阶梯结构ste。覆盖绝缘膜cil可以覆盖阶梯结构ste的阶梯顶表面ste_t和阶梯侧壁ste_s。覆盖绝缘膜cil可以覆盖堆叠牺牲膜sl中最上面的一个的顶表面。
112.覆盖绝缘膜cil的顶表面cil_t的高度可以随着覆盖绝缘膜cil从单元区cr延伸到延伸区er而逐渐升高。覆盖绝缘膜cil的顶表面cil_t的高度可以随着覆盖绝缘膜cil向阶梯结构ste延伸而逐渐升高。覆盖绝缘膜cil的厚度(即，第三方向d3上的宽度)可以随着覆盖绝缘膜cil从单元区cr延伸到延伸区er而逐渐增加。
113.参照图7a、图7b、图7c和图7d，可以形成切割沟槽sct。可以通过蚀刻覆盖绝缘膜cil、堆叠牺牲膜sl的一部分和堆叠绝缘膜il的一部分来形成切割沟槽sct。切割沟槽sct可以延伸穿过覆盖绝缘膜cil。切割沟槽sct可以延伸穿过最上面的堆叠牺牲膜sl。切割沟槽sct的宽度可以随着切割沟槽sct向阶梯结构ste延伸而逐渐增加。切割沟槽sct的宽度可以随着切割沟槽sct从单元区cr延伸到延伸区er而逐渐增加。
114.切割沟槽sct可以包括彼此连接的窄沟槽nt和宽沟槽wt。窄沟槽nt可以形成在单元区cr中。宽沟槽wt可以从单元区cr延伸到延伸区er。宽沟槽wt可以被设置为比窄沟槽nt更靠近阶梯结构ste。
115.窄沟槽nt可以具有恒定的宽度。例如，窄沟槽nt在第一方向d1上的宽度可以是恒定的。宽沟槽wt的宽度可以随着宽沟槽wt在远离窄沟槽nt的方向上延伸而逐渐增加。例如，宽沟槽wt在第一方向d1上的宽度可以随着宽沟槽wt在远离窄沟槽nt的方向上延伸而逐渐增加。宽沟槽wt的宽度可以随着宽沟槽wt向阶梯结构ste延伸而逐渐增加。窄沟槽nt的宽度可以小于宽沟槽wt的宽度。窄沟槽nt的最大宽度可以小于宽沟槽wt的最小宽度。
116.在示例实施例中，宽沟槽wt的底表面wt_b的高度可以等于窄沟槽nt的底表面nt_b的高度。即，宽沟槽wt的深度和窄沟槽nt的深度可以相等。在示例实施例中，宽沟槽wt的底表面wt_b的高度可以低于窄沟槽nt的底表面nt_b的高度。即，宽沟槽wt的深度可以大于窄沟槽nt的深度。
117.参照图5a、图5b、图5c和图5d，可以形成填充切割沟槽sct的切割结构scs。在示例实施例中，切割结构scs的形成可以包括：用绝缘材料填充切割沟槽sct，以及通过执行抛光工艺来对覆盖绝缘膜cil的顶表面cil_t进行抛光。可以形成填充窄沟槽nt的窄部na和填充宽沟槽wt的宽部wd。
118.可以形成存储器沟道结构mcs、虚设沟道结构dcs和支撑结构sus。存储器沟道结构mcs的形成可以包括：形成延伸穿过栅极堆叠结构gss的存储器沟道孔，以及分别在存储器沟道孔中形成存储器沟道结构mcs。虚设沟道结构dcs的形成可以包括：形成延伸穿过栅极堆叠结构gss的虚设沟道孔，以及分别在虚设沟道孔中形成虚设沟道结构dcs。存储器沟道孔和虚设沟道孔延伸穿过的堆叠绝缘膜il可以被定义为绝缘图案ip，并且存储器沟道孔和虚设沟道孔延伸穿过的堆叠牺牲膜sl可以被定义为牺牲图案。在示例实施例中，可以同时形成存储器沟道孔和虚设沟道孔，并且可以同时形成存储器沟道结构mcs和虚设沟道结构dcs。
119.存储器沟道孔的一部分可以延伸穿过切割结构scs的窄部na。虚设沟道孔的一部分可以延伸穿过切割结构scs的宽部wd。虚设沟道孔的一部分可以被切割结构scs的宽部wd围绕。
120.位线结构bls可以形成在栅极堆叠结构gss上。
121.牺牲图案可以由导电图案cp代替，并且单元区cr中的第一至第三虚设膜dl1、dl2和dl3可以由下源极膜lsl代替。在形成导电图案cp和下源极膜lsl之后，可以形成分离结构ds。
122.在根据本公开的示例实施例的半导体器件中，由于切割结构的窄部具有相对小的宽度，因此可以减轻形成存储器沟道孔的工艺的困难。详细地，可以减轻形成延伸穿过切割结构的窄部的存储器沟道孔的工艺的困难。
123.在根据本公开的示例实施例的半导体器件中，切割结构的宽部可以形成为具有相对较大的宽度，并且因此，即使当覆盖绝缘膜在形成宽部的位置处的厚度相对较大时，宽部仍可以形成为具有期望的深度。
124.图8是根据本公开的示例实施例的半导体器件的平面图。
125.参照图8，半导体器件可以包括：存储器沟道结构mcsa和虚设沟道结构dcsa，设置在单元区cra中；以及支撑结构susa，设置在延伸区era中。
126.半导体器件还可以包括从单元区cra延伸到延伸区era的切割结构scsa。切割结构scsa可以包括窄部naa和宽部wda。宽部wda和窄部naa之间的边界可以设置在存储器沟道结
构mcsa和虚设沟道结构dcsa之间。宽部wda的最小宽度可以等于窄部naa的宽度。例如，宽部wda在第一方向d1上的最小宽度可以等于窄部naa在第一方向上的宽度。
127.图8是根据本公开的示例实施例的半导体器件的平面图。
128.参照图9，半导体器件可以包括：存储器沟道结构mcsb和虚设沟道结构dcsb，设置在单元区crb中；以及支撑结构susb，设置在延伸区erb中。
129.半导体器件还可以包括从单元区crb延伸到延伸区erb的切割结构scsb。切割结构scsb可以包括窄部nab和宽部wdb。窄部nab和宽部wdb之间的边界可以设置在存储器沟道结构mcsb和虚设沟道结构dcsb之间。宽部wdb和窄部nab可以分别具有恒定的宽度。例如，宽部wdb和窄部nab在第一方向d1上的宽度可以是恒定的。宽部wdb的宽度可以大于窄部nab的宽度。例如，宽部wdb在第一方向d1上的宽度可以大于窄部nab在第一方向d1上的宽度。
130.图8是根据本公开的示例实施例的半导体器件的平面图。
131.参照图10，半导体器件可以包括：存储器沟道结构mcsc和虚设沟道结构dcsc，设置在单元区crc中；以及支撑结构susc，设置在延伸区erc中。
132.半导体器件还可以包括从单元区crc延伸到延伸区erc的切割结构scsc。切割结构scsc可以包括窄部nac和宽部wdc。窄部nac和宽部wdc之间的边界可以设置在存储器沟道结构mcsc和虚设沟道结构dcsc之间。
133.半导体器件还可以包括第一分离结构ds1和第二分离结构ds2。第一分离结构ds1和第二分离结构ds2可以在第二方向d2上延伸。第一分离结构ds1可以在第一方向d1上彼此间隔开。存储器沟道结构mcsc、虚设沟道结构dcsc、支撑结构susc、切割结构scsc和第二分离结构ds2可以设置在第一分离结构ds1之间。
134.第二分离结构ds2可以设置在支撑结构susc之间。第二分离结构ds2可以连接到切割结构scsc的宽部wdc。第二分离结构ds2和宽部wdc可以在延伸区erc中互连。第二分离结构ds2和切割结构scsc均可以设置在沿第二方向d2延伸的线上。第二分离结构ds2和切割结构scsc可以在第二方向d2上彼此重叠。第二分离结构ds2可以接触宽部wdc具有最大宽度的部分。第二分离结构ds2的宽度可以大于宽部wdc的最大宽度。例如，第二分离结构ds2在第一方向d1上的宽度可以大于宽部wdc在第一方向d1上的最大宽度。
135.图8是根据本公开的示例实施例的半导体器件的平面图。
136.参照图11，半导体器件可以包括设置在单元区crd中的存储器沟道结构mcsd和虚设沟道结构dcsd。
137.半导体器件还可以包括从单元区crd延伸到延伸区erd的切割结构scsd。切割结构scsd可以包括窄部nad和宽部wdd。窄部nad和宽部wdd之间的边界bod可以设置在存储器沟道结构mcsd和虚设沟道结构dcsd之间。
138.窄部nad在第三方向d3上的宽度可以被定义为第三宽度w3。窄部nad的第三宽度w3可以是恒定的。窄部nad的底表面nad_b的高度可以是恒定的。宽部wdd在第三方向d3上的宽度可以被定义为第四宽度w4。宽部wdd的第四宽度w4可以随着宽部wdd在远离窄部nad的方向上延伸而逐渐增加。宽部wdd的第四宽度w4可以随着宽部wdd在远离存储器沟道结构mcsd的方向上延伸而逐渐增加。宽部wdd的底表面wdd_b的高度可以随着宽部wdd在远离窄部nad的方向上延伸而逐渐降低。宽部wdd的底表面wdd_b的高度可以随着宽部wdd在远离存储器沟道结构mcsd的方向上延伸而逐渐降低。由于宽部wdd在第一方向d1上的宽度随着宽部wdd
在远离窄部nad的方向上延伸而逐渐增加，因此宽部wdd的第四宽度w4在制造过程中可以随着宽部wdd在远离窄部nad的方向上延伸而逐渐增加。
139.字线中与栅极上线相邻的字线可以被定义为虚设字线dwl。宽部wdd可以延伸穿过虚设字线dwl。宽部wdd可以接触虚设字线dwl。尽管宽部wdd被示为延伸穿过一条虚设字线dwl，但是本公开的示例实施例不限于此，并且宽部wdd可以延伸穿过两条或更多条虚设字线。
140.根据本公开的示例实施例的半导体器件可以包括宽度随着切割结构向延伸区延伸而逐渐增加的切割结构，并且因此，可以增强半导体器件的电特性。
141.虽然已经参考附图描述了本公开的实施例，但是本领域技术人员应该理解，在不脱离本公开的范围的情况下可以进行各种修改。因此，上述实施例应该视为仅是描述性的而不是为了限制的目的。