一种高速低功耗的前置锁存比较器的制作方法

1.本发明提出了一种高速低功耗的前置锁存比较器，属于电路电子技术领域。


背景技术：

2.目前，广泛的移动计算设备和医疗保健应用领域中，都需要使用逐次逼近模拟数字转换器(saradc)。由于模拟电路的集成度越来越高，低功耗设计已经发展成为一个重要的趋势。比较器是adc的主要组成部分，它通过能够将微小的模拟信号电压转化为数字信号，发挥着至关重要的作用。开发一种低功耗的比较器是很困难的，因为当模拟电路集成度提高时，必须改变mos晶体管的尺寸以降低电源电压的大小，但器件的阈值电压却没有成比例地降低。
3.比较器的基本功能是比较两个模拟输入信号并根据比较结果输出一个二进制信号。静态比较器是第一个被提出来的，但是它有很多限制，包括高功耗和慢速度等等。为了克服这些缺点，人们开发了一种动态比较器，它利用时钟信号在预定的时间间隔内控制比较器的输出，以节省功率。动态比较器可以做出快速判断，因为它们在锁存阶段有一个正反馈电路。然而，由于单级动态比较器的输出节点到输入节点的电容路径产生的回踢噪声的影响，并限制了功耗的降低，导致功耗较高，响应速度较慢等问题的发生。两级比较器由三部分组成：一个前置放大器、一个锁存器和一个输出缓冲器。前置放大器是一个用于放大信号的电路，以驱动负载。锁存器的设计是通过使用一个背对背逆变器来加速比较的输出响应。输出缓冲器由几个功耗少的反相器组成，主要目的是将锁存器电路的输出信号转换成逻辑信号。由于前置放大器阶段的输出节点在比较结束时完全放电到地，因此，它占用了比较器的大部分功耗，因此为了进一步减少功耗，有必要对比较器的前置放大器和锁存器进行改进。


技术实现要素：

4.本发明提供了一种高速低功耗的前置锁存比较器，不仅用于前置放大器，而且还用于锁存器，用以解决现有前置锁存比较器具有回踢噪声，导致功耗较高的问题，所采取的技术方案如下：
5.一种高速低功耗的前置锁存比较器，所述前置锁存比较器包括前置放大器包括前置放大器、锁存器和输出缓冲器：
6.所述前置放大器，用于对驱动负载的驱动信号进行放大；
7.所述锁存器，用于加速信号比较的输出响应；
8.所述输出缓冲器，用于将所述锁存器的输出信号转换成逻辑信号。
9.进一步地，所述前置放大器包括第一晶体管组、第二晶体管组和第三晶体管组；所述第一晶体管组和第二晶体管组的一个信号端均与电源信号端vdd电连接；所述第一晶体管组和第二晶体管组的另一个信号端均与所述第三晶体管组电连接。
10.进一步地，所述第一晶体管组包括pmos晶体管mp1和nmos晶体管mn1；所述pmos晶
体管mp1的源极信号端与电源信号端vdd连接；所述pmos晶体管mp1的栅极信号端与时钟信号clk的信号端连接；所述pmos晶体管mp1的漏极信号端与所述nmos晶体管mn1的漏极信号端连接；
11.其中，所述pmos晶体管mp1的漏极信号端与所述nmos晶体管mn1的漏极信号端电连接的线路上设置有一个电容cd，所述电容cd的一端与所述线路连接，所述电容cd的另一端与公共接地端vss相连。
12.进一步地，所述第二晶体管组包括pmos晶体管mp2和nmos晶体管mn2；所述pmos晶体管mp2的源极信号端与电源信号端vdd电连接；所述pmos晶体管mp2的栅极信号端与时钟信号clk的信号端连接；所述pmos晶体管mp2的漏极信号端与所述nmos晶体管mn2的源极信号端连接；
13.其中，所述pmos晶体管mp2的漏极信号端与所述nmos晶体管mn2的源极信号端电连接的线路上设置有一个电容cd，所述电容cd的一端与所述线路连接，所述电容cd的另一端与公共接地端vss相连。
14.进一步地，所述第三晶体管组包括nmos晶体管mn4和nmos晶体管mn5；所述nmos晶体管mn4的漏极信号端分别与nmos晶体管mn1的源极信号端和nmos晶体管mn2的源极信号端相连；所述nmos晶体管mn4的源极信号端与所述nmos晶体管mn5的漏极信号端连接；所述nmos晶体管mn5的源极信号端与vss相连；所述nmos晶体管mn4的栅极信号端与时钟信号clk的信号端连接；所述nmos晶体管mn5的栅极信号端与时钟信号clkb的信号端连接。
15.进一步地，所述nmos晶体管mn4的源极信号端与所述nmos晶体管mn5的漏极信号端电连接的线路上设有充电电容c
t
；所述充电电容c
t
的一端连接于所述nmos晶体管mn4的源极信号端与所述nmos晶体管mn5的漏极信号端电连接的线路上；所述充电电容c
t
的另一端与时钟信号clkb的信号端连接。
16.进一步地，所述锁存器包括高速锁存器和电荷转向电路模块；所述高速锁存器与所述电荷转向电路模块电连接。
17.进一步地，所述电荷转向电路模块包括nmos晶体管mn9和nmos晶体管mn10；所述nmos晶体管mn9的漏极信号端与所述高速锁存器的电位点c电连接；所述nmos晶体管mn9的源极信号端与所述nmos晶体管mn10的漏极信号端连接；所述nmos晶体管mn10的源极信号端与vss相连；所述nmos晶体管mn9的栅极信号端与时钟信号clk的信号端连接；所述nmos晶体管mn10的栅极信号端与时钟信号clk1b的信号端连接。
18.进一步地，所述述nmos晶体管mn9的源极信号端与所述nmos晶体管mn10的漏极信号端电连接的线路上设有充电电容c
t
；所述充电电容c
t
的一端连接于所述nmos晶体管mn10的漏极信号端电连接的线路上；所述充电电容c
t
的另一端与时钟信号clk1b的信号端电连接，其中，所述时钟信号clk1b是时钟信号clkb的后延迟信号，时钟信号clk和时钟信号clk1是时钟信号clkb和时钟信号clk1b对应的互补信号。
19.进一步地，所述输出缓冲器包括第一输出线路和第二输出线路；第一输出线路和第二输出线路均包括第一反相器、第二反相器和一个与非门电路；所述第一反相器的信号输出端与所述第二反相器的信号输入端相连；所述第二反相器的信号输出端与所述与非门电路的信号输入端相连；所述第一输出线路的信号输出端与所述第二输出线路的与门电路的一个信号输入端相连；所述第二输出线路的信号输出端与所述第一输出线路的与门电路
的一个信号输入端相连。
20.本发明有益效果：
21.本发明提出了一种高速低功耗的前置锁存比较器能够有效降低电路运行过程中的功耗，同时，电路结构简单，并且，在电路结构简单的前提下既能够用于前置放大器，而且还用于锁存器。
附图说明
22.图1为本发明所述前置锁存比较器的整体结构图；
23.图2为本发明所述前置放大器的电路结构图；
24.图3为本发明所述前置放大器的仿真图；
25.图4为本发明所述锁存器的电路结构图；
26.图5为本发明所述输出缓冲器的电路结构图；
27.图6为传统前置放大电路的电路结构示意图；
28.图7为传统前置放大电路的仿真图；
29.图8为本发明所述前置锁存比较器的延迟时间仿真图；其中，(a)表示不同的共模电压vcm下对应的延迟时间仿真图，(b)表示相同共模电压vcm下共vin时对应的延迟时间仿真图；
30.图9为本发明所述前置锁存比较器的平均功耗仿真图；(a)表示不同的共模电压vcm下对应的平均功耗仿真图，(b)表示相同共模电压vcm下共vin时对应的平均功耗仿真图。
具体实施方式
31.以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
32.一种高速低功耗的前置锁存比较器，如图1所示，所述前置锁存比较器包括前置放大器包括前置放大器、锁存器和输出缓冲器：
33.所述前置放大器，用于对驱动负载的驱动信号进行放大；
34.所述锁存器，用于加速信号比较的输出响应；
35.所述输出缓冲器，用于将所述锁存器的输出信号转换成逻辑信号。
36.如图2所示，所述前置放大器包括第一晶体管组、第二晶体管组和第三晶体管组；所述第一晶体管组和第二晶体管组的一个信号端均与电源信号端vdd电连接；所述第一晶体管组和第二晶体管组的另一个信号端均与所述第三晶体管组电连接。
37.所述第一晶体管组包括pmos晶体管mp1和nmos晶体管mn1；所述pmos晶体管mp1的源极信号端与电源信号端vdd电连接；所述pmos晶体管mp1的栅极信号端与时钟信号clk的信号端电连接；所述pmos晶体管mp1的漏极信号端与所述nmos晶体管mn1的漏极信号端电连接；
38.所述pmos晶体管mp1的漏极信号端与所述nmos晶体管mn1的漏极信号端电连接的线路上设置有一个电容cd，所述电容cd的一端与所述线路连接，所述电容cd的另一端与公共接地端vss相连。
39.所述第二晶体管组包括pmos晶体管mp2和nmos晶体管mn2；所述pmos晶体管mp2的源极信号端与电源信号端vdd电连接；所述pmos晶体管mp2的栅极信号端与时钟信号clk的信号端电连接；所述pmos晶体管mp2的漏极信号端与所述nmos晶体管mn2的源极信号端电连接；
40.其中，所述pmos晶体管mp2的漏极信号端与所述nmos晶体管mn2的源极信号端电连接的线路上设置有一个电容器cd，所述电容器cd的一端与所述线路连接，所述电容器cd的另一端与公共接地端vss相连。
41.所述第三晶体管组包括nmos晶体管mn4和nmos晶体管mn5；所述nmos晶体管mn4的漏极信号端分别与nmos晶体管mn1的源极信号端和nmos晶体管mn2的源极信号端相连；所述nmos晶体管mn4的源极信号端与所述nmos晶体管mn5的漏极信号端电连接；所述nmos晶体管mn5的源极信号端与公共接地端vss相连；所述nmos晶体管mn4的栅极信号端与时钟信号clk的信号端电连接；所述nmos晶体管mn5的栅极信号端与时钟信号clkb的信号端电连接。
42.所述nmos晶体管mn4的源极信号端与所述nmos晶体管mn5的漏极信号端电连接的线路上设有充电电容c
t
；所述充电电容c
t
的一端连接于所述nmos晶体管mn4的源极信号端与所述nmos晶体管mn5的漏极信号端电连接的线路上；所述充电电容c
t
的另一端与时钟信号clkb的信号端电连接。
43.如图4所示，所述锁存器包括高速锁存器和电荷转向电路模块；所述高速锁存器与所述电荷转向电路模块电连接。所述电荷转向电路模块包括nmos晶体管mn9和nmos晶体管mn10；所述nmos晶体管mn9的漏极信号端与所述高速锁存器的电位点c电连接；所述nmos晶体管mn9的源极信号端与所述nmos晶体管mn10的漏极信号端电连接；所述nmos晶体管mn10的源极信号端与公共接地端vss相连；所述nmos晶体管mn9的栅极信号端与时钟信号clk的信号端电连接；所述nmos晶体管mn10的栅极信号端与时钟信号clk1b的信号端电连接。
44.所述述nmos晶体管mn9的源极信号端与所述nmos晶体管mn10的漏极信号端电连接的线路上设有充电电容c
t
；所述充电电容c
t
的一端连接于所述nmos晶体管mn10的漏极信号端电连接的线路上；所述充电电容c
t
的另一端与时钟信号clk1b的信号端电连接，其中，所述时钟信号clk1b是时钟信号clkb的后延迟信号，时钟信号clk和时钟信号clk1是时钟信号clkb和时钟信号clk1b对应的互补信号。
45.如图5所示，所述输出缓冲器包括第一输出线路和第二输出线路；第一输出线路和第二输出线路均包括第一反相器、第二反相器和一个与非门电路；所述第一反相器的信号输出端与所述第二反相器的信号输入端相连；所述第二反相器的信号输出端与所述与非门电路的信号输入端相连；所述第一输出线路的信号输出端与所述第二输出线路的与非门电路的一个信号输入端相连；所述第二输出线路的信号输出端与所述第一输出线路的与非门电路的一个信号输入端相连。
46.上述技术方案的工作原理为：根据图6所示，传统的前置放大器是一个带有有源负载的差分放大器。晶体管mp1和mp2在时钟clk下降时，复位阶段开启，预充电节点x和y到电源电压vdd。节点x和y上的电容cd开始放电，直到它们在比较阶段达到零，此时晶体管mp1和mp2关闭。然后，根据差分输入电压vin和vip的大小，x和y节点的压降之差被转移到比较器的锁存部分。在此操作过程中，前置放大器的输出节点电容(cd)被完全充电到电源电压vdd，随后它们被完全放电为0，图7描述了某个时钟下的仿真波形，设置的vip等于0.6v，vdd
等于1.2v，clk和vin的信号与方波信号相同。仿真波形显示，在得到最终的比较结果后，其中在clk高电平下，x和y的点非常接近于零。因此，对于传统的前置放大器，每次比较都要使用2*cd*vdd2的能量。
47.本实施例所述的前置放大器如图2所示，针对传统前置放大器，采用一种电荷转向技术，对其进行改进。拟定的前置放大器中的尾电流源，借助于部分电荷的充放电转换而形成电流，而不是传统放大器的恒定电流源来提供电流。在复位阶段，clkb的时钟为高电平，电容器c
t
开始充电，晶体管mn3被关闭。当clkb的时钟为低电平时，电容器c
t
开始放电，晶体管mn4导通，在比较阶段提高节点a的电压va。晶体管mn1和mn2的栅源电压随着va的升高开始下降，这种下降一直持续到电压达到第一个骤停点vp＝min(vip-vthn1，vin-vthn2)。另一个输入晶体管不断给匹配电容cd放电，直到达到第二个骤停点vp＝max(vip-vth1，vin-vth2)的电压。晶体管mn1和mn2的阈值电压分别为vthn1和vthn2。x/y节点的电压v
x
/vy在比较阶段结束时不会达到零；相反，它保持在一个特定的值。因此，能量消耗为[2cd*vdd
2-vdd*cd*(v
x
vy)]，明显低于传统差分放大器消耗的能量。图5描述了对应的时序波形，设置的初始条件与传统前置放大器的相同：clk和vin的方波信号相同，vip等于0.6v，vdd等于1.2v。仿真结果显示，在得到最终的比较结果后，在高电平的clk下，x点接近于零，而在同样高电平的clk下，y点接近于987mv，相对传统的前置比较器而言，y点的电压降低的很少，则比较所需的时间更少，并且节省了能量。
[0048]
由于前置放大器进入预充电模式，一旦锁存器开始感应，其差分输出就开始崩溃，因此，采用两个主时钟clkb和clk1b，clk1b是clkb的后延迟信号，以避免两者在工作上的互扰。其中，clk和clk1是其对应互补信号。采用的锁存器是一个典型的高速锁存器，在此基础上，添加一个电荷转向模块，分别如图3和图4所示。对于拟定的高速锁存器，在复位阶段，clk1对应的为低电平，晶体管mp3和mp7被打开，对outn和outp的节点充电到电源电压vdd。然后，晶体管mn9被关闭，将电荷转向模块与上面的锁存器部分分开。同时，ct也被充电。在比较阶段，clk为高电平，晶体管mp3和mp7全部关闭。而晶体管mn9导通，将电荷转向模块与上面的锁存部分结合起来。同时，c
t
在放电，增加了电位点c的电压vc。当晶体管mn5和mn6导通时，产生了一个与vx和vy之间成比例的差分电流。节点outn和outp的电压开始下降，与电流较大的支路相对应的节点下降得越快，直到它为零，然后，另一个节点被拉到vdd。至于电荷转向模块节省时间和功耗的工作原理与前置放大器相似，同样节省了高速锁存器的时间和功耗。
[0049]
比较器的第三级是输出缓冲器电路，它将锁存器输出的模拟电平转换为数字逻辑电平，以便于数字电路的匹配。本文中使用的输出缓冲器结构如图5所示。由于锁存器输出电平的波形不是很理想，两个反相器被级联起来以进行波形整形。在这个过程中，驱动能力得到了提高，同时传输延迟也得到了降低。最后，rs触发器再用于输出数字逻辑电平。
[0050]
上述技术方案的效果为：本实施例提出了一种高速低功耗的前置锁存比较器能够有效降低电路运行过程中的功耗，同时，电路结构简单，并且，在电路结构简单的前提下既能够用于前置放大器，而且还用于锁存器。具体如图8和图9所示，传统比较器i和本发明提出的前置锁存比较器，即比较器ii。比较器i和比较器ii是在smic 180nm cmos工艺中设计完成的。电源电压(vdd)设置为1.2v，采样率设置为100mhz，使用cadence软件对设计的电路进行仿真。一般用延迟时间和平均功耗来描述比较器的速度和功耗多少。比较器的延迟时
间(tdelay)和平均功耗(pavg)是在不同的共模电压(vcm)值以及vcm等于600mv下的不同输入公共vin值下模拟仿真的。图8(a)和(b)是延迟时间的模拟结果。很明显，在不同的vcm值下，比较器ii的延迟时间至少比比较器i少25％，当vcm为600mv时，比较器ii的延迟时间达到最小。图9(a)和(b)是平均功耗(pavg)的仿真结果。无论vcm或vin如何变化，比较器ii的pavg稳定在22uw左右，比比较器i少30％左右。得到结论：与传统的两级比较器电路比较，设计的新型比较器电路具有更少的延迟时间和功耗。
[0051]
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。