循环自限性刻蚀工艺的制作方法

循环自限性刻蚀工艺
1.相关申请的交叉引用
2.本技术要求于2020年3月31日提交的美国临时申请号63/002,771和于2020年12月14日提交的美国非临时申请号17/121,546的权益，这些申请特此通过援引并入本文。
技术领域
3.本发明总体上涉及一种用于刻蚀硅的方法，并且在特定实施例中，涉及一种用于对硅基材料进行伪原子层刻蚀的方法。


背景技术：

4.大约在2013年，平面nand通过193nm浸没式系统达到了物理微缩极限。为了继续提高性能和满足位元需求，行业转向纳入了超过128层的高纵横比结构的3d设计。这种3d架构的集成带来了许多新的挑战。
5.从平面集成到垂直集成的转变在3d nand制造工艺中产生了一些要求苛刻的刻蚀。传统的3d nand器件包括多层非易失性晶体管，这些晶体管被堆叠并经由垂直沟道连接。随着设计密度的增加，由于在字线堆叠体中增加了额外的非易失性晶体管，因此所得到的纵横比也增加了。纵横比的这种增加对该垂直沟道内的多晶硅晶体管沟道的定义产生了根本性挑战。


技术实现要素：

6.一种加工衬底的方法，该方法包括：穿过衬底形成沟道；在该沟道的侧壁上沉积多晶硅层；用氧化剂氧化该多晶硅的未覆盖表面，该氧化剂导致形成氧化层，该氧化层在该多晶硅的未覆盖表面上具有均匀的厚度；用去除剂从该沟道去除该氧化层；以及重复氧化未覆盖表面和去除该氧化层的步骤，直到去除了预定量的该多晶硅层。
7.一种加工衬底的方法，该方法包括：在半导体衬底上形成具有第一厚度的硅基材料层；通过用氧化性溶液润湿该硅基材料层来在该硅基材料层上生长氧化的硅基材料层；通过用氧化物刻蚀溶液润湿该氧化的硅基材料层来刻蚀该氧化的硅基材料层；以及重复生长和刻蚀的步骤，直到该硅基材料层具有低于预定厚度的第二厚度。
8.一种形成3d nand器件的方法，该方法包括：在3d nand电介质堆叠体中形成沟道；在该沟道的侧壁上沉积具有第一厚度的多晶硅层；执行循环刻蚀工艺，其中，每个循环包括通过用含有氧化剂的第一溶液润湿该多晶硅层的暴露表面来在该多晶硅层上形成氧化物层，以及用含有氧化物刻蚀剂的第二溶液从该多晶硅层去除氧化层；并且其中，在该多晶硅层在该沟道的侧壁上具有第二厚度之后终止该循环刻蚀工艺，该第二厚度比该第一厚度低预定厚度。
9.一种加工衬底的方法，该方法包括：在衬底上沉积硅基材料层；用氧化剂氧化该硅基材料的未覆盖表面，该氧化剂导致形成氧化层，该氧化层在该硅基材料的未覆盖表面上具有均匀的厚度；用去除剂从该硅基材料去除该氧化层；以及重复氧化未覆盖表面和去除
该氧化层的步骤，直到去除了预定量的该硅基材料层。
附图说明
10.为了更完整地理解本发明及其优点，现在参考结合附图进行的以下描述，在附图中：
11.图1a是穿过根据本发明的实施例形成的3d-nand存储器阵列的截面的投影视图；
12.图1b是穿过根据本发明的实施例形成的3d-nand存储器阵列中的存储器晶体管堆叠体的截面视图；
13.图2a至图2j是在3d nand存储器阵列的沟道开口中形成多晶硅晶体管沟道的主要加工步骤的截面视图；
14.图3是描述图2a至图2j中的加工步骤的流程图。
15.图4是穿过根据本发明的实施例形成的全耗尽型绝缘体上硅(fdsoi)晶体管的截面视图；
16.图5a至图5h是在全耗尽型绝缘体上硅(fdsoi)晶体管中形成沟道的主要加工步骤的截面视图；以及
17.图6是描述图5a至图5h中的加工步骤的流程图。
具体实施方式
18.各种实施例提供了一种具有原子层精度的自限性刻蚀方法。本技术中描述的刻蚀技术适用于许多不同的半导体器件制作方案，并且可用于任何包括硅基刻蚀的集成方案。例如，本文中的刻蚀技术可以用于刻蚀单晶硅、多晶硅的层或结构以及任何其他可以被氧化的含硅层。尽管本文中的刻蚀技术可以应用于许多不同的刻蚀方案，但为了方便描述本文中的实施例，讨论将主要集中于两种示例情况——关于在3d存储器架构中刻蚀多晶硅、以及关于在平面的全耗尽型绝缘体上硅(fdsoi)集成电路中刻蚀单晶硅的应用。然而，本技术的实施例不仅可以应用于其他类型的3d堆叠存储器和逻辑器件，还可以应用于形成其他高纵横比特征，比如通孔和深沟槽结构。
19.3d架构具有由3d结构的拓扑结构提出的独特挑战。控制多晶硅晶体管沟道厚度和这种高纵横比垂直沟道内的均匀性对于保持晶体管性能和减少晶体管间的变化性很重要。本披露内容中描述的各种实施例使芯片制造商能够以原子级精度严格控制多晶硅刻蚀。
20.fdsoi架构面临的挑战是需要形成非常薄且厚度非常均匀的单晶硅沟道。在全耗尽型绝缘体上硅(fdsoi)晶体管中，薄单晶硅层形成fdsoi晶体管沟道。控制fdsoi晶体管沟道厚度和均匀性对于保持fdsoi晶体管性能和减少晶体管间的变化性很重要。本披露内容中描述的各种实施例使芯片制造商能够以原子级精度严格控制fdsoi晶体管沟道的单晶硅刻蚀。
21.尽管实施例是在针对3d nand应用和fdsoi应用的特定上下文中描述的，但是各种实施例可以应用于半导体制造中的任何硅基刻蚀。相应地，各种实施例披露了在半导体制造工艺中以原子级的精度和控制对硅基材料进行刻蚀。各种实施例提供了一种刻蚀方法，该方法是自限性的并且与刻蚀剂浓度无关(非输运受限)，从而实现原子级控制。
22.增加3d nand器件设计的密度通过增加3d nand堆叠体中的层数来实现。每组层形
成单独的非易失性存储器晶体管。在过去的几年里，字线堆叠体中的层数已经从32层增加到64层，并且未来的架构可能包括128层甚至更高。这些层通常由交替的多晶硅层和氧化物层或交替的电介质材料(比如二氧化硅和氮化硅)层组成。
23.将使用图1所示的3d nand结构的截面视图来描述伪原子层硅基底材料刻蚀工艺的第一实施例，该结构是使用图2a至图2j以及图3的流程图制作的。接下来，将使用图4所示的fdsoi结构的截面视图来描述伪原子层硅基底材料刻蚀工艺的第二实施例，该结构是使用图5a至图5h以及图6的流程图制作的。
24.图1a展示了穿过根据本发明的实施例形成的3d-nand存储器阵列的截面的投影视图。图1b展示了根据本发明的实施例形成的、由交替的金属栅极(字线106)和二氧化硅104组成的示例性3d nand字线堆叠体的截面视图。
25.图1a展示了形成有公共漏极位线114的半导体衬底102。该截面示出了将例如由钨制成的字线层106电隔离的交替的电介质材料(例如，二氧化硅104)层。例如，含有钨的字线106是3d nand阵列中的堆叠存储器晶体管的交替金属栅极。公共源极位线122(例如，含有多晶硅)垂直于字线106(金属栅极)横跨3d nand存储器阵列的顶表面。漏极位线114和源极位线和122连接到沟道130的侧壁上的薄晶体管沟道126(如图1b所示)，这些薄晶体管沟道例如由多晶硅制成。字线层106中的存储器晶体管都共享公共源极位线122和公共漏极位线114。
26.将在图1b中以及随后在图2a至图2j中展示的穿过3d nand存储器阵列中的sonos非易失性晶体管堆叠体的截面视图由图1a中的虚线框100描绘。
27.每个sonos晶体管包括金属栅极(字线106)(例如，含有钨)，该金属栅极通过栅极电介质108与晶体管沟道126(例如，含有多晶硅)隔离。尽管有时被称为sonos晶体管，但每个sonos晶体管都是金属/氧化物/氮化物/氧化物/硅(monos)堆叠体。在编程期间，电子可以被俘获在栅极电介质108中的氮化硅层中。被俘电子提高了sonos非易失性晶体管的导通电压。有电子被俘获在氮化硅层中的sonos晶体管存储逻辑状态“1”，而没有被俘电子的sonos晶体管存储逻辑状态“0”。即使3d nand存储器未连接到电源，这些逻辑状态也能保留10年或更长时间。
28.在字线堆叠体中，多个sonos晶体管一个堆叠在另一个之上。一个sonos晶体管的金属栅极(字线106)通过二氧化硅层104与堆叠在上方和下方的其他非易失性sonos晶体管隔离。sonos晶体管堆叠体共享公共源极端子112并且还共享公共漏极端子116。轻掺杂多晶硅层薄层110(例如，掺杂程度在10
14
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至10
17
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之间)形成用于3d nand存储器阵列中的堆叠sonos晶体管的沟道126。轻掺杂多晶硅层薄层110可以用n型掺杂剂原位掺杂以形成n沟道晶体管。轻掺杂多晶硅层薄层110的一端短接到公共源极位线122，即而轻掺杂多晶硅层薄层110的另一端短接到公共漏极位线114。
29.在操作期间，可以将电压施加到公共漏极位线114(漏极端子116)，而公共源极位线122(源极端子112)保持接地。通过将栅极选择晶体管120之一导通，可以将栅极端子118上的电压连接到金属栅极(字线106)之一。如果sonos晶体管被编程为零(没有被俘电子)，多晶硅沟道将导通，并且额外的电流流过晶体管的沟道126。然而，如果sonos晶体管被编程为一(被俘电子)，则沟道126将保持截止并且没有额外的电流流动。在3d nand存储器阵列中，从一个sonos晶体管到下一个的变化性取决于从一个sonos晶体管到下一个的轻掺杂多
晶硅晶体管沟道126的厚度均匀性。
30.如本文中各种实施例所述，使用循环自限性沉积和刻蚀工艺形成均匀的轻掺杂多晶硅晶体管沟道126，如使用图2a至图2j和图3进一步描述的。
31.现在参考图2a，其展示了穿过3d nand衬底300的截面视图。交替的二氧化硅电介质层104和氮化硅电介质层124层叠在半导体衬底102的顶部。在该加工阶段，半导体衬底102包括多个器件区，包括与阵列编程和逻辑晶体管相关的有源晶体管区以及漏极位线114，该漏极位线形成为半导体衬底102内的扩散区并形成3d nand存储器的公共位线。
32.尽管图2a中示出了六个交替的层，但3d nand存储器可以具有超过一百个交替的层。在3d nand衬底上形成沟道图案128(步骤140，图3)，该沟道图案具有暴露电介质堆叠体表面的开口，将穿过该电介质堆叠体刻蚀出沟道。
33.如接下来的图2b所示，(步骤142，图3)，在使用光刻工艺形成沟道图案128之后，穿过堆叠的二氧化硅电介质层104和氮化硅电介质层124形成沟道130。沟道图案128可以包括硬掩模层，该硬掩模层对后续等离子体刻蚀工艺的刻蚀具有抵抗性。例如，在一个实施例中，沟道图案128可以包括金属氮化物，比如氮化钛层。
34.沟道130在下面的半导体衬底102或刻蚀停止层中的位线114的扩散区上停止。可以使用等离子体工具内的等离子体刻蚀工艺来形成沟道130。在各种实施例中，等离子体刻蚀工艺形成具有基本上垂直的侧壁的沟槽。在实施例中，等离子体刻蚀工艺可以包括设计为交替地刻蚀交替的二氧化硅层104和氮化硅层124的层的循环工艺。替代性地，等离子体刻蚀工艺可以包括等离子体刻蚀，该等离子体刻蚀被调整为对于刻蚀二氧化硅和氮化硅具有相同的选择性，并且该等离子体刻蚀工艺在下面的半导体衬底102上停止刻蚀。
35.在各种实施例中，沟道130可以具有50:1至100:1的纵横比。在进一步的实施例中，沟道130可以具有大于100:1的纵横比，例如，最高达500:1。在沟道刻蚀之后去除任何剩余的沟道图案128。
36.在图2c中，在沉积sonos栅极电介质108之后，沉积一层轻掺杂多晶硅层110(步骤144，图3)。sonos栅极电介质108被沉积为在沟道130的垂直侧壁上具有均匀的厚度。在各种实施例中，sonos栅极电介质108可以使用原子层沉积工艺形成。替代性地，sonos栅极电介质108使用其他沉积工艺形成，包括化学气相沉积、等离子体沉积等。
37.在各种实施例中，sonos栅极电介质108具有约2nm至约10nm的厚度。在一个实施例中，sonos栅极电介质108包括氧化物/氮化物/氧化物(ono)堆叠体。在另一个实施例中，栅极电介质108包括高k电介质/氮化物/氧化物堆叠体。
38.在各种实施例中，多晶硅层110通常使用能够覆盖3d-nand衬底101的表面并以均匀厚度的多晶硅覆盖sonos栅极电介质108的沉积工艺(例如，化学气相沉积(cvd)工艺)来沉积(步骤144，图4)。在各种实施例中，多晶硅层110被原位掺杂成掺杂浓度为10
14
cm-3
至10
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，并且可以用磷掺杂成n型。
39.如先前关于图1b所讨论的，多晶硅层110必须非常薄。减薄避免了薄膜晶体管的劣化和失控，并改善了晶体管的亚阈值特性。在各种实施例中，多晶硅层110可以被沉积得比所需的稍厚，然后使用实施例的伪原子层硅刻蚀工艺根据sonos晶体管的要求进行减薄。在各种实施例中，减薄后的多晶硅层110为约5nm至约50nm，例如，在一个实施例中介于10nm至20nm之间。
40.通常，多晶硅层110必须经由湿法刻蚀工艺来减薄。然而，沟道130的大纵横比(例如50:1至500:1)对当前的刻蚀溶液(比如四甲基氢氧化铵(tmah))构成了重大挑战，因为使用tmah的刻蚀变得输运受限，导致刻蚀速率受到沟道底部浓度的阻碍。反应副产物的排空和刻蚀剂的补充受限可能会导致多晶硅层110的不均匀减薄，从而损害器件性能。例如，多晶硅层110的厚度可能在沟道130的底部变大而在沟道130的顶部变小。
41.本技术的实施例通过使用自限性循环工艺克服了这些限制。参考图2d，通过以下方式来润湿3d-nand衬底101，将3d-nand衬底101浸没于氧化性溶液132的浴中，然后由于表面张力效应，该氧化性溶液渗入沟道130中(步骤146，图3)。替代性地，使用湿式喷射刻蚀工具用氧化性溶液132润湿多晶硅层110的表面。在一个实施例中，氧化性溶液132可以是水中的过氧化氢，浓度范围为1％重量至30％重量。在另一个实施例中，氧化性溶液132可以包括臭氧。
42.当氧化性溶液132接触到多晶硅层110的表面时，氧化性溶液132迅速氧化该表面从而形成氧化物层134(步骤146，图3)。形成的氧化物层134的厚度是自限性的并且与刻蚀剂浓度无关(非输运受限)，从而实现原子级控制。具体地，氧化物层134形成对氧化性溶液132的扩散和来自多晶硅层110的硅原子的扩散的扩散势垒。这防止了在多晶硅层110的所有暴露表面都被氧化物层134覆盖后发生进一步氧化。一旦多晶硅层110的表面被氧化物层134覆盖，额外的氧化性溶液132(例如，过氧化氢)就被阻挡在多晶硅层110的表面之外，并且多晶硅层110的表面的额外氧化实际上停止了。
43.为了便于用氧化性溶液132完全填充高纵横比的沟道130，可以首先使用二氧化碳清洁3d-nand衬底101。例如，可以将高压二氧化碳气体引导朝向3d-nand衬底101的表面。二氧化碳气体的膨胀使其冷却并凝结为固态二氧化碳，并且沉积在3d-nand衬底101和沟道130的表面上。升温的固体二氧化碳升华，体积增加了多达800倍。在此过程期间，二氧化碳会使颗粒变松并扫除颗粒。
44.参考图2f，去除氧化性溶液132(步骤148，图3)。可以用溶剂冲洗3d-nand衬底101，以帮助去除氧化性溶液132。在各种实施例中，通过浸没于浴中或通过用湿式喷射刻蚀工具中的溶剂冲洗来冲洗3d-nand衬底101。在一个实施例中，该溶剂是去离子水。
45.如接下来图2g所示，将3d-nand衬底101暴露于氧化物去除剂136(步骤150，图3)。在图示中，氧化物去除剂136润湿了氧化物层134。氧化物去除剂136可以是在水中稀释至浓度范围为0.1％重量至10％重量的氟化氢。一旦氧化物层134被去除，下面的多晶硅层110就被暴露并且刻蚀停止。有利地，氧化物去除剂被选择为不刻蚀多晶硅层110。
46.图2h展示了在使用氧化物去除剂136去除氧化物层134(步骤150，图3)之后的3d-nand衬底101。
47.参考图2i，去除氧化物去除剂136(步骤152，图3)。然后可以用溶剂冲洗3d-nand衬底101，以帮助去除氧化物去除剂136。在各种实施例中，通过浸没于浴中或通过用湿式喷射刻蚀工具中的溶剂冲洗来冲洗3d-nand衬底101。在一个实施例中，该溶剂是去离子水。
48.可以根据需要将步骤146至步骤152重复多次，以去除预定厚度的多晶硅层110(步骤154，图3)。在用氧化性溶液132润湿多晶硅层110的表面的时间期间的每个循环中，硅原子表面层转化为氧化物层134(例如，二氧化硅)。然后，当用氧化物去除剂136刻蚀掉氧化物层134时，该硅原子表面层被去除。通过重复步骤146至152，以非常可控的均匀的方式一次
去除一层硅原子，同时降低剩余多晶硅层110的表面粗糙度。通过以这种可控且均匀的方式去除预定厚度的多晶硅层110，可以精确地针对3d-nand存储器阵列中的sonos晶体管的性能，并且可以将sonos晶体管之间的变化保持在最小。在各种实施例中，可以选择多晶硅层110的预定厚度以实现多晶硅层110的目标表面粗糙度或目标厚度均匀性。在一个示例性实施例中，多晶硅层110的预定厚度可以是多晶硅层110的初始厚度的一部分，例如，为多晶硅层110的初始厚度的5％至20％。
49.在多晶硅层110被减薄以满足规范之后，可以执行附加加工以构建图1a和图1b中描绘的3d nand结构，该附加加工包括：用cvd钨代替氮化硅124以形成sonos晶体管栅极，通过形成公共源极位线122和与源极端子112的电气连接来形成位线，形成公共漏极位线114和与漏极端子116的电气连接，形成与栅极端子118的电气连接以及形成栅极选择晶体管120。
50.图4展示了穿过根据本技术的实施例形成的全耗尽型绝缘体上硅(fdsoi)晶体管200的截面。
51.掩埋氧化物(box)层204将晶体管的单晶硅206中形成的沟道与下面的衬底202隔离。fdsoi晶体管200中的单晶硅206是非常薄的单晶硅层，通常小于150nm。在具有超薄沟道的fdsoi晶体管中，硅可以是25nm或更小。晶体管栅极210通过栅极电介质208与单晶硅206中的沟道隔离。单晶硅206中与晶体管沟道相邻的硅区被重掺杂，从而形成晶体管源极214和晶体管漏极216。浅沟槽隔离212将fdsoi晶体管200与衬底202中的相邻晶体管和其他半导体器件电隔离。fdsoi晶体管性能对单晶硅206中形成的沟道的厚度非常敏感。fdsoi晶体管间的变化性对单晶硅206中的晶体管沟道从一个fdsoi晶体管到下一个的厚度变化非常敏感。
52.全耗尽型绝缘体上硅(fdsoi)晶体管200的性能对单晶硅206中形成的薄沟道的厚度非常敏感。fdsoi晶体管200间的变化性对单晶硅206中的晶体管沟道从一个晶体管到另一个的厚度变化很敏感。fdsoi晶体管200中的单晶硅206的厚度通常小于150nm。在超薄fdsoi晶体管中，单晶硅206可以是25nm或更小。
53.如进一步描述的，本发明的实施例可以应用于控制薄单晶硅206的厚度均匀性。
54.也可以制造具有多晶硅沟道的薄膜晶体管(tft)。例如，这些薄膜晶体管用于液晶显示器。这些具有多晶硅沟道的晶体管形成在绝缘衬底上，并且取决于多晶硅沟道厚度，具有与部分耗尽型绝缘体上硅(pdsoi)晶体管或全耗尽型绝缘体上硅(fdsoi)晶体管相似的特性。与具有单晶硅晶体管沟道的pdsoi和fdsoi晶体管一样，具有多晶硅沟道的tft的性能对多晶硅晶体管沟道的厚度和厚度均匀性很敏感。用于以原子层控制多晶硅晶体管沟道的厚度和厚度均匀性的实施例技术同样适用于多晶硅tft晶体管。
55.图5a展示了穿过全耗尽型绝缘体上硅(fdsoi)衬底202的截面视图。形成fdsoi晶体管的晶体管沟道的电隔离单晶硅206然后可以使用实施例的伪原子层硅基底材料刻蚀工艺以极高精度减薄。以这种方式，单晶硅206中的晶体管沟道的厚度可以减小到fdsoi晶体管性能所需的最终厚度。
56.fdsoi晶体管沟道图案128可以形成在fdsoi衬底202上，暴露一个fdsoi晶体管的单晶硅206中的沟道区而不暴露其他fdsoi晶体管的晶体管沟道区。以这种方式，对于不同的fdsoi晶体管，单晶硅206的厚度可以被刻蚀到不同的厚度，以制造具有不同性能特性的
fdsoi晶体管(步骤230，图6)。
57.在图5b中，用氧化性溶液132润湿单晶硅沟道的表面(步骤232，图6)。
58.在图5c中，通过将单晶硅206暴露于氧化性溶液132，在该单晶硅上形成氧化物层220，例如二氧化硅(步骤232，图6)。fdsoi衬底202可以通过将其浸没于氧化性溶液132的浴中来润湿。替代性地，可以使用湿式喷射刻蚀工具用氧化性溶液132润湿单晶硅206的表面。氧化性溶液132可以是水中的过氧化氢，浓度范围约为1％重量至30％重量。当过氧化氢接触到单晶硅206的表面时，它迅速氧化该表面从而形成氧化物层220。所形成的氧化物层220是自限性的。一旦单晶硅206的表面被氧化物层220覆盖，额外的过氧化氢就被阻挡在表面之外，并且单晶硅206的表面的额外氧化实际上停止了。有利地，氧化将可能使单晶硅206的表面上的突起或沟槽平滑，并降低单晶硅206的表面粗糙度。
59.在图5d中去除氧化性溶液132(步骤234，图6)。可以用溶剂冲洗fdsoi衬底202，以帮助去除氧化性溶液132。该衬底可以通过将其浸没于浴中或通过用湿式喷射刻蚀工具中的溶剂冲洗来冲洗。该溶剂通常是去离子水。
60.图5e展示了氧化物层220暴露于氧化物去除剂136的情况下的fdsoi衬底202(步骤236，图6)。在图示中，氧化物去除剂136正在润湿氧化物层220。
61.图5f展示了在用氧化物去除剂136从表面刻蚀表面氧化物层220之后的fdsoi衬底202(步骤236，图6)。氧化物去除剂136可以是水中的氟化氢，浓度范围约为0.1％重量至10％重量。一旦氧化物层220被去除，下面的单晶硅206就被暴露并且刻蚀停止。氧化物去除剂136不会刻蚀单晶硅206。
62.在图5g中，去除氧化物去除剂136(步骤238，图6)。可以用溶剂冲洗fdsoi衬底202，以帮助去除氧化物去除剂136。该衬底可以通过将其浸没于浴中或通过用湿式喷射刻蚀工具中的溶剂冲洗来冲洗。该溶剂通常是去离子水。
63.可以根据需要将步骤232至238重复多次，以去除预定厚度的soi单晶硅206(步骤240，图6)。每次soi单晶硅206的表面被氧化性溶液132润湿后，硅原子表面层转化为氧化物层220。然后，当氧化物层220暴露于氧化物去除剂136时，该硅原子表面层被去除。通过重复步骤232至238，以非常可控的方式一次去除一层硅原子表面层。通过以这种严格可控且均匀的方式去除预定厚度的soi单晶硅206，可以精确地针对fdsoi晶体管的性能，并且可以将fdsoi晶体管之间的变化保持在最小。
64.在将soi单晶硅206减薄以满足规范之后，可以执行附加加工以产生图4所示的fdsoi晶体管200，该附加加工包括沉积栅极电介质208、沉积和刻蚀fdsoi晶体管栅极210、以及对源极214和漏极216进行掺杂。
65.这里总结了本发明的示例实施例。从说明书的整体以及本文提出的权利要求中也可以理解其他实施例。
66.示例1.一种加工衬底的方法，该方法包括：穿过衬底形成沟道；在该沟道的侧壁上沉积多晶硅层；用氧化剂氧化该多晶硅的未覆盖表面，该氧化剂导致形成氧化层，该氧化层在该多晶硅的未覆盖表面上具有均匀的厚度；用去除剂从该沟道去除该氧化层；以及重复氧化未覆盖表面和去除该氧化层的步骤，直到去除了预定量的该多晶硅层。
67.示例2.如示例1所述的方法，其中，用包含该氧化剂的溶液对未覆盖表面进行氧化。
68.示例3.如示例1或2之一所述的方法，其中，该去除剂包括含有hf的溶液。
69.示例4.如示例1至3之一所述的方法，其中，作为nand存储器制作工艺的一部分，形成该沟道包括穿过由交替的电介质材料层组成的堆叠体形成沟道。
70.示例5.如示例1至4之一所述的方法，其中，该沟道具有大于50:1的纵横比。
71.示例6.如示例1至5之一所述的方法，其中，该氧化剂包括过氧化氢水溶液。
72.示例7.一种加工衬底的方法，该方法包括：在半导体衬底上形成具有第一厚度的硅基材料层；通过用氧化性溶液润湿该硅基材料层来在该硅基材料层上生长氧化的硅基材料层；通过用氧化物刻蚀溶液润湿该氧化的硅基材料层来刻蚀该氧化的硅基材料层；以及重复生长和刻蚀的步骤，直到该硅基材料层具有低于预定厚度的第二厚度。
73.示例8.如示例7所述的方法，其中，该硅基材料为多晶硅或单晶硅。
74.示例9.如示例7或8之一所述的方法，进一步包括在该硅基材料的暴露区域上生长该氧化的硅基材料层之前，在该硅基材料上形成图案。
75.示例10.如示例7至9之一所述的方法，进一步包括在刻蚀该氧化的硅基材料之前用第一冲洗溶液冲洗该氧化的硅基材料，并且在刻蚀掉该氧化的硅基材料之后用第二冲洗溶液冲洗该硅基材料。
76.示例11.如示例7至10之一所述的方法，其中，该第一冲洗溶液和该第二冲洗溶液为去离子水。
77.示例12.如示例7至11之一所述的方法，其中，该氧化性溶液是水中的过氧化氢，浓度在约1％重量至30％重量之间。
78.示例13.如示例7至12之一所述的方法，其中，该氧化物刻蚀溶液是水中的氟化氢，浓度在约0.1％重量至10％重量之间。
79.示例14.如示例7至13之一所述的方法，其中，通过将该硅基材料浸没于第一浴中来用该氧化性溶液润湿该硅基材料，并且通过将该氧化的硅基材料层浸没于第二浴中来用该氧化物刻蚀溶液润湿该氧化的硅基材料层。
80.示例15.如示例7至14之一所述的方法，其中，通过将该硅基材料浸没于浴中来用该氧化性溶液润湿该硅基材料，并且用湿式喷射刻蚀工具中的氧化物刻蚀溶液润湿该氧化的硅基材料层。
81.示例16.如示例7至15之一所述的方法，其中，用湿式喷射刻蚀工具中的氧化性溶液润湿该硅基材料，并且用该湿式喷射刻蚀工具中的氧化物刻蚀溶液润湿该氧化的硅基材料层。
82.示例17.一种形成3d nand器件的方法，该方法包括：在3dnand电介质堆叠体中形成沟道；在该沟道的侧壁上沉积具有第一厚度的多晶硅层；执行循环刻蚀工艺，其中，每个循环包括通过用含有氧化剂的第一溶液润湿该多晶硅层的暴露表面来在该多晶硅层上形成氧化物层，以及用含有氧化物刻蚀剂的第二溶液从该多晶硅层去除氧化层；并且其中，在该多晶硅层在该沟道的侧壁上具有第二厚度之后终止该循环刻蚀工艺，该第二厚度比该第一厚度低预定厚度。
83.示例18.如示例17所述的方法，进一步包括在刻蚀该氧化的硅基材料之前用去离子水冲洗该氧化的硅基材料，并且在刻蚀掉该氧化的硅基材料之后用去离子水冲洗该硅基材料。
84.示例19.如示例17或18之一所述的方法，其中，该第一溶液是水中的过氧化氢，浓度在约1％重量至30％重量之间。
85.示例20.如示例17至19之一所述的方法，其中，该第二溶液是水中的氟化氢，浓度在约0.1％重量至10％重量之间。
86.示例21.一种加工衬底的方法，该方法包括：在衬底上沉积硅基材料层；用氧化剂氧化该硅基材料的未覆盖表面，该氧化剂导致形成氧化层，该氧化层在该硅基材料的未覆盖表面上具有均匀的厚度；用去除剂从该硅基材料去除该氧化层；以及重复氧化未覆盖表面和去除该氧化层的步骤，直到去除了预定量的该硅基材料层。
87.示例22.如示例21所述的方法，其中，用包含该氧化剂的溶液对未覆盖表面进行氧化。
88.示例23.如示例21或22之一所述的方法，其中，该氧化剂包括过氧化氢水溶液。
89.示例24.如示例21至23之一所述的方法，其中，该去除剂包括含有hf的溶液。
90.示例25.如示例21至24之一所述的方法，进一步包括形成晶体管，其中，该硅基材料是该晶体管的沟道。
91.示例26.如示例21至25之一所述的方法，其中，该晶体管是具有单晶硅沟道的绝缘体上硅晶体管(soi)。
92.示例27.如示例21至26之一所述的方法，其中，该soi晶体管是全耗尽型soi晶体管或部分耗尽型soi晶体管。
93.示例28.如示例21至27之一所述的方法，其中，该晶体管是多晶硅薄膜晶体管(tft)。
94.示例29.如示例21至28之一所述的方法，其中，该晶体管是具有多晶硅晶体管沟道的nand非易失性晶体管。
95.示例30.如示例21至29之一所述的方法，其中，多晶硅晶体管沟道形成在3d nand存储器阵列中的沟道的侧壁上。
96.尽管已经参考说明性实施例描述了本发明，但是此描述并非旨在以限制性的意义来解释。参考描述，说明性实施例以及本发明的其他实施例的各种修改和组合对于本领域技术人员将是显而易见的。因此，意图是所附权利要求涵盖任何这样的修改或实施例。