制造栅极的方法与流程

制造栅极的方法


背景技术：

1.拓扑量子计算基于这样一种现象，即以“马约拉纳零模式”(mzm)的形式的非阿贝尔任意子可以在半导体耦合到超导体的区域中被形成。非阿贝尔任意子是一种准粒子，意味着不是粒子本身，而是电子液体中的激发，其行为至少部分类似于粒子。mzm是这种准粒子的特定束缚态。在特定条件下，这些状态可以在纳米线中靠近半导体-超导体界面形成，纳米线由一段涂有超导体的半导体形成。当在纳米线中诱导mzm时，据说它处于“拓扑状态”。为了引起这种情况，需要一个磁场，通常是从外部施加的，并且还需要将纳米线冷却到在超导材料中引起超导行为的温度。它还可能涉及用静电势控制纳米线的一部分。
2.通过形成这种纳米线的网络并在网络的某些部分中引入拓扑结构，可以创建量子位(qubit)，可以为量子计算的目的对其进行操作。量子比特或量子位是一种元素，可以在其上执行具有两种可能结果的测量，但在任何给定时间(未测量时)实际上可以处于与不同结果对应的两种状态的量子叠加。
3.为了诱导mzm，将设备冷却到超导体(例如，铝，al)表现出超导行为的温度。超导体在相邻的半导体中引起邻近效应，由此与超导体的界面附近的半导体区域也表现出超导特性。即，在相邻的半导体以及超导体中诱导出拓扑相行为。正是在半导体的这个区域中形成了mzm。
4.诱导形成mzm的拓扑相的另一个条件是施加磁场以提升半导体中的自旋简并性。量子系统中的简并性是指不同量子态具有相同能级的情况。解除简并性意味着使这些状态采用不同的能级。自旋简并性是指不同自旋态具有相同能级的情况。自旋简并性可以通过磁场提升，导致不同自旋极化电子之间的能级溢出。这被称为塞曼效应。通常，磁场由外部电磁体施加。然而，也可以使用设置在超导体和半导体之间的层铁磁绝缘体，以便在内部施加磁场以提升自旋简并性，而不需要外部磁体。
5.诱导mzm还涉及用静电势门控纳米线以控制纳米线中的载流子密度。施加此电位的端子被称为栅极。
6.诸如纳米线网络的半导体芯的结构可以通过称为选择性区域生长(sag)的工艺在衬底上形成，该工艺是指通过非晶掩模进行选择性外延生长。外延是一种已知的沉积技术，包括在另一晶体材料上生长一个晶体材料。第一材料充当在第一材料上生长的第二材料的晶种。通过在第一材料层(例如，晶体衬底)上方形成图案化掩模并在掩模留下暴露的区域中生长沉积材料(例如，纳米线的半导体)来选择性地执行生长。因为掩模是无定形的，所以沉积的材料不会在掩模上生长，而只会在下面的晶体衬底暴露的开口中生长。用于外延沉积本身的示例技术包括例如电子束物理气相沉积、等离子体增强化学气相沉积或原子层沉积以及分子束外延。
7.栅极可以形成为顶栅或底栅。在顶栅的情况下，它们由形成在纳米线的半导体上方的图案化金属层形成。在这样的布置中，纳米线的半导体芯可以通过选择性区域生长(sag)“平面”生长(即，水平地在器件本身的衬底上)。然而，顶栅的不利之处在于，在形成半导体之后，必须在纳米线的半导体顶部应用额外的化学处理步骤，以便图案化栅极材料以
形成单独的栅极。这样的处理步骤会损坏纳米线。例如。处理步骤可以涉及沉积和去除抗蚀剂，这可能会在去除时损坏下方半导体的表面，或者可能留下抗蚀剂的残留物。这种损伤会影响在纳米线中诱导mzm的能力。
8.此外，对于顶栅，纳米线的超导金属涂层在一定程度上保护半导体不受栅极的影响，降低了它们的有效性。
9.底栅避免了这些问题。在制造具有底栅的器件的现有方法中，金属栅极是在被制造的器件的衬底中形成的。纳米线必须在垂直方向上单独生长，然后“下降”并转移到器件上，以便平放在衬底平面中的栅极上方。这些被称为“平面外”纳米线，因为它们远离正在制造的设备的衬底平面生长，与在衬底平面上方适当位置生长的平面内纳米线相反。


技术实现要素：

10.在制造具有底栅的器件的现有方法中，因为通常用于形成栅极的金属通常通过蒸发或溅射来沉积并且当以这种方式沉积时是多晶的，所以纳米线的半导体不能在衬底本身上方生长。如果在这样的表面上生长平面内纳米线，那么这将导致线中的缺陷。因此，纳米线必须单独生长，然后转移到衬底上。然而，这种平面外方法存在一个问题，因为这种形成纳米线的方法不能扩展到大型或复杂的纳米线网络。为了解决这个或其他问题，希望提供一种形成具有底栅的器件的备选方法。
11.根据本文公开的一个方面，提供了一种制造包括多个半导体-超导体纳米线的器件的方法，每个半导体-超导体纳米线包括相应半导体芯以及在相应芯上方的超导材料涂层。该方法包括：在衬底上方形成第一掩模，衬底限定平面，其中第一掩模由非晶材料形成并且具有在衬底中的沟槽上方形成的第一开口的图案，并且衬底至少在沟槽的表面处包括晶体材料；以及通过选择性区域生长在第一开口中形成单晶导电材料，从而在衬底的沟槽中形成纳米线的栅极。该方法还包括：在衬底和栅极上方形成第二掩模，第二掩模也是非晶的并且具有第二开口的图案；在第二开口中形成绝缘晶体缓冲层；以及通过选择性区域生长在第二开口中的缓冲层上形成晶体半导体材料，以形成纳米线的芯，其中栅极与衬底平面中的芯相交；以及在每个芯的至少部分上方形成超导材料涂层。
12.通过将栅极嵌入衬底中并通过选择性区域生长将它们形成为单晶材料，这使得能够在底栅上方生长平面内纳米线。
13.提供本发明内容以简化形式介绍概念的选择，这些概念将在下面的具体实施方式中进一步被描述。本发明内容并非旨在标识所要求保护的主题的关键特征或基本特征，也不旨在用于限制所要求保护的主题的范围。所要求保护的主题也不限于解决本文提到的任何或所有缺点的实施方式。
附图说明
14.为了帮助理解本公开的实施例并示出如何实施这样的实施例，仅以示例的方式参照附图，其中：
15.图1是示出根据本文公开的示例性实施例制造器件的方法的流程图，
16.图2a-图2b给出了在图1的制造方法的不同阶段的器件的示意性侧视图，
17.图3示意性地示出了根据图1和图2a-图2b的方法形成的器件的层，以及
18.图4是说明在器件上形成超导涂层的示意性侧视图。
具体实施方式
19.本公开提供了一种选择性区域生长的底栅(例如“指状”栅)的布置，用于对平面内纳米线网络进行门控。
20.如前所述，可以区分两种现有的栅极类型：顶栅和底栅。在平面内线的情况下，常用的方法是在纳米线的顶部制造栅极，即，顶栅。这种类型的栅极至少有两个缺点。首先，它在纳米线生长之后增加了额外的处理步骤，这可能会污染并可能损坏纳米线表面，从而产生散射位点。这对于量子应用来说尤其成问题，因为这些散射位点会对载流子迁移率和器件的相干长度产生负面影响。
21.此外，面向拓扑量子计算的材料平台与半导体-超导体混合异质结构一起工作。在平面内生长的情况下，超导体沉积在纳米线的顶部。这屏蔽了顶栅的影响，并降低了它们的效率。
22.如果在纳米线外延之前制造栅极，则可以避免这些问题。这种栅极也称为底栅。底栅通常仅在以下情况下使用：使用平面外纳米线，其中线单独生长，然后转移到包含底部“指状”栅极结构的预图案化衬底。然而，平面外方法不能扩展到大型或复杂的纳米线网络。此外，生长大型结构非常困难，而且成功生产给定结构的概率随着线的数目呈指数下降。
23.鉴于栅极金属和电介质通常是非晶态的，不可能在包含底栅的现有衬底之上生长平面内线。这严重限制了任何后续增长的质量。
24.请注意，必须对栅极材料进行图案化以形成单独的栅极，以选择性地控制网络中的各个纳米线，甚至是给定纳米线的各个部分。即，需要一种图案化的栅极结构，以允许人们选择在哪里进行门控以及在哪里不进行门控(在哪里施加所需的静电势)。全局背栅(即，一个大的均匀背栅)将只允许对整体化学势进行非局部调整，而不是像在量子计算设备中将其作为纳米线操作所需的那样对单个纳米线进行门控。
25.期望能够通过选择性区域外延制造平面内半导体纳米线。这种可扩展的方法将允许复杂网络的增长，同时保持纳米线几何形状的优势，即，准一维。栅电极传统上用于在传输测量期间控制这些纳米线中的载流子密度，例如，诱导隧道势垒或操纵线的化学势。如前所述，这些栅极结构通常在纳米线外延之后制造并且需要化学处理。这会留下残留物或损坏纳米线表面并导致材料质量下降。
26.当前公开的方法通过选择性区域外延实现局部底栅(例如“指状”栅)的结构。这保持了栅极和半绝缘材料中衬底的晶体结构，因此允许随后在栅极顶部生长纳米线网络。
27.如前所述，由于栅极金属和电介质通常是非晶态的，因此不可能在包含底栅的传统衬底之上生长平面内线。因此，根据本发明，栅极材料和衬底(例如，电介质)是晶体的。选择性区域生长用于形成图案化底栅(例如，指状栅)网络，然后可以在其上形成纳米线。这结合了选择性区域生长的灵活性和局部栅极的精度。
28.此外，许多更高级的应用需要大量的栅极，在这种情况下，有必要选择从网络下方进行门控。因此，选择性区域生长指状栅极是使用指状栅极控制平面内纳米线的载流子密度来保持高材料质量的良好选择网络。启用超导体下方纳米线的有效门控对于向拓扑相的可调性具有重要意义。
29.栅极的一个材料选择是退化掺杂的ingaas，它与inp晶格匹配，inp是一种用于平面内insb和inas生长的常见衬底材料。晶体半绝缘层有多种选择，优选的选择取决于后续纳米线材料的晶体结构。两个可行的选择是inp或inalsb。
30.图1是根据本公开示例性实施例的方法的流程图。图2a示出了在该方法的各个阶段期间制造的器件的侧视图，x方向显示为从左到右(在页面平面中水平)，y方向显示在页面中(垂直于页面)。图2b示出了在该方法的其他阶段期间制造的器件的侧视图，y方向在页面平面中从左到右显示，并且x方向显示在页面中。图3示出了图2a和图2b中所示的各个层的相应等距视图。x和y轴在衬底11的平面内。
31.将被制造的器件将包括：衬底11、栅极13、缓冲层15、纳米线的半导体芯16、以及在每个半导体芯16的部分或全部上的超导涂层17。应当理解，相对于衬底11的平面的x-y轴可以取决于设计。此外，本文所示的直线设计仅作为示例给出。栅极13或纳米线16/17不必形成直线，栅极13也不必垂直于纳米线16/17。
32.就术语而言，本文中的“在
…
上方”可以意指直接形成在
…
上或间接形成在
…
上方(其间具有任何一个或多个中间层)。“在
…
上”在本文中是指直接在
…
上，即，接触而没有任何中间层。还要注意，本文使用的术语“在
…
上”或“在
…
上方”等并不一定暗示相对于重力的特定方向(与图中所示的方向相比，在一些生长室中，该器件可以倒置制造)。相反，它们指的是相对于正在加工的衬底11的侧面的位置，即，从正在加工的衬底11的侧面向外的正z方向。对诸如“在
…
下”或
“…
之下”等用语应作相反的解释。
33.步骤s1包括提供衬底11。衬底11可以包括一个或多个组成层。它优选地是电介质或其他绝缘体，或者至少具有比将用于纳米线芯的半导体材料16大得多的带隙(即，更绝缘)。衬底11包括晶体材料(至少在要形成栅极13的地方)，例如，inp(磷化铟)。inp是一种半导体，但其带隙比insb大得多，因此在这种情况下它可以充当绝缘材料。更一般地，这种衬底材料可以是任何绝缘体，例如gaas、gasb或si。在实施例中，衬底材料11是单晶的。在实施例中，衬底材料的晶体结构是闪锌矿结构(以在矿物闪锌矿中发现的晶格结构命名，尽管这并不意味着使用矿物闪锌矿本身或锌的存在)。
34.在步骤s2，该方法包括添加第一掩模材料层12，例如，氮化硅、氧化硅、氧化铝、氧化铪或氮化硼。掩模材料是无定形的(即，非晶体的)，因为它将为随后的选择性区域生长(sag)步骤提供掩模。
35.在步骤s3，该方法包括图案化第一掩模材料层12。在实施例中，这可以包括蚀刻掉部分掩模以留下开口。在特别有效的实施方式中，允许蚀刻向下穿过掩模材料12并部分向下进入衬底11，因此，在一个蚀刻步骤中，还在衬底11中形成与在衬底11的平面中的第一掩模12中的开口重合的沟槽。正是这些开口和沟槽中将形成栅极13。蚀刻可以例如使用光刻技术(诸如电子束光刻)或模板掩模被执行。
36.然而，在备选实施方式中，不必在同一蚀刻步骤中形成沟槽和开口。例如，可以在第一蚀刻步骤中形成沟槽，然后可以随后施加第一掩模材料12，然后通过例如光刻进行图案化。
37.无论哪种方式，第一掩模12中的开口在衬底平面中与衬底11中的沟槽重合。衬底11由晶体材料形成，或者至少沟槽底部的上表面是晶体的。
38.在步骤s4，通过第一掩模12中的开口在沟槽中形成栅极材料13。这是使用选择性
区域生长(sag)来执行的，其中衬底11中沟槽的凹坑处的表面用作晶种，用于栅极材料13的外延生长。因此，栅极材料13也被选择为晶体的。此外，栅极材料13是单晶的，以支持纳米线在其上方的外延生长。传统上，栅极是通过溅射或蒸发在蒸发或溅射时为多晶的金属形成的。此外，电绝缘底栅所需的电介质通常是非晶的。然而，要在底栅上方形成平面内纳米线，需要在其上生长单晶层，以最大限度地减少平面内线中的缺陷。因此，当前公开的技术通过选择性区域生长形成单晶材料。在实施例中，栅极材料13具有闪锌矿晶体结构以提供与其在其上生长的衬底材料11的良好晶体匹配。然而，其他适当匹配的晶体组合也是可能的。栅极材料13是导电的。栅极材料13可以是非金属。例如，在实施例中，栅极材料13是掺杂的半导体，诸如掺杂的ingaas(砷化铟镓)或掺杂的inp(磷化铟)，掺杂到足够的程度以充当用于门控目的的导体。通过掺杂，取决于使材料导电的掺杂剂，费米能级移动到导带/价带。优选地，衬底11(或至少其上表面)是电介质或其他绝缘体，并且在实施例中还具有比纳米线的半导体16更大的带隙。因此，衬底与栅极彼此隔离。
39.在实施例中，栅极13形成为与衬底11的上表面齐平的水平，以便提供在后续步骤中要加工的平坦表面。然而，这不是绝对必要的。在实施例中，第一掩模12中的开口和衬底11中的沟槽的宽度以及因此栅极13的宽度在20nm和100nm之间。它们与所讨论应用的设计中的栅极13的长度一样长。对栅极13的宽度没有严格的限制，尽管在大约100nm之后，生长的质量可以开始受到影响。栅极13的深度可以在大约10nm和100nm之间。原则上，栅极可以是任意深度，但增加宽度会使栅极高度与衬底对齐变得更加困难。
40.在步骤s5，该方法包括去除第一掩模12。这可以使用任何合适的已知化学处理步骤来执行。请注意，在这个阶段还没有形成可能被化学处理损坏的纳米线。
41.在步骤s6，该方法包括形成第二掩模材料层14。这可以例如由关于第一掩模12所讨论的任何可能的材料形成。在步骤s7，该方法包括图案化第二掩模14以形成穿过第二掩模的开口。这些开口可以与第一开口或栅极13不重合，但它们确实部分重叠。第二掩模中的开口限定了将在何处形成纳米线的半导体16芯。例如，这些开口可以再次通过任何合适的已知光刻方法形成。
42.在步骤s8，该方法包括在第二掩模14的开口中形成缓冲层15。在实施例中，这由sag执行。然而，其他沉积技术不排除该步骤。缓冲层15既是绝缘的又是晶体的，最好是单晶的。它是绝缘的，以便将栅极13与纳米线16/17电隔离(因此它具有比半导体16更大的带隙)。静电场可以从栅极13穿透到纳米线芯16，但是没有电接触。在实施例中，缓冲层15是电介质。它还包括一个晶体材料，以作为在下一步中形成的纳米线的半导体16的晶种基底。在实施例中，缓冲层15由既绝缘又晶体的单一缓冲材料形成，但不排除具有下绝缘层和上晶体层的双层缓冲层。在实施例中，晶体缓冲材料15具有闪锌矿晶体结构，以提供与在其上生长的闪锌矿栅极材料13以及与将在缓冲层15上生长的半导体16(其也可具有闪锌矿结构)的良好晶体匹配。用作缓冲层15的合适的单一材料的示例包括inalsb(锑化铟铝)或inp。然而，其他合适的晶体匹配也是可能的。
43.在步骤s9，该方法包括在缓冲层15上、在第二掩模14的开口中生长纳米线的半导体16，从而形成纳米线芯的网络。这再次由sag执行。基于这种方法，几乎可以光刻定义设计人员希望的任何纳米线网络结构，而使用平面外纳米线方法则无法做到这一点。纳米线的图案也被布置成至少部分地与衬底平面中的下面的栅极13相交(但不在z方向上进行电接
触)。这使得该设备能够用于具体选择在哪里对纳米线网络进行门控，以及在哪里不进行门控。例如，在所示示例中，栅极13形成为细长的线(所谓的“指状栅极”)并且纳米线16/17形成为垂直于指状栅极13。
44.在实施例中，第二掩模14中的开口的宽度以及因此纳米线芯16的宽度在20nm和100nm之间。它们可以是所讨论的应用设计所需的长度。对宽度没有严格限制，但在大约100nm之后，1d约束对形成mzm的影响开始减弱。
45.纳米线的半导体材料16是晶体的，优选地是单晶的。
46.在实施例中，纳米线的半导体16是iii-v半导体，例如，insb、inas、inp或gaas。在另一个示例中，它可以是硅(si)。在实施例中，用于纳米线的半导体16具有闪锌矿晶体结构，以便提供与在其上生长的缓冲层15的良好晶体匹配。然而，其他适当匹配的晶体结构也是可能的。纳米线的半导体16还具有比用于器件中其他地方(诸如衬底11或缓冲层15)此类特性的任何绝缘体或电介质更小的带隙。
47.在步骤s10，在每个纳米线芯16的至少部分上方形成超导涂层17。这也在图4中示意性地示出，图4示出了与图2b相同的取向(x进入页面)。如图4所示，超导体17可以一直形成在半导体芯16的上周边周围(在步骤s9中所有面都暴露出来)；或者它可以仅形成一部分(例如，当通过倾斜沉积形成时，如果可以仅覆盖一个或两个刻面)。它可以沿着纳米线的长度一直形成(进入页面)或仅形成一部分。可以使用任何超导材料，例如，铝、铅、锡或铌。
48.应当理解，以上实施例仅以示例的方式进行了描述。
49.更一般地，根据本文公开的一个方面，提供了一种制造器件的方法，该器件包括多个半导体-超导体纳米线，每个半导体-超导体纳米线包括相应的半导体芯和在相应芯上方的超导材料涂层；所述方法包括：在衬底上方形成第一掩模，衬底限定平面，其中第一掩模由非晶材料形成并且具有在衬底中的沟槽上方形成的第一开口的图案，并且衬底包括至少在沟槽的表面处的晶体材料；通过选择性区域生长在第一开口中形成单晶导电材料，从而在衬底的沟槽中形成纳米线的栅极；在衬底和栅极上方形成第二掩模，第二掩模也是非晶的并且具有第二开口的图案；在第二开口中形成绝缘晶体缓冲层；通过选择性区域生长在第二开口中的缓冲层上形成晶体半导体材料，以形成纳米线的芯，其中栅极与衬底平面中的芯相交；在每个芯的至少部分上方形成超导材料涂层。
50.在实施例中，第一掩模的形成可以通过以下方式执行：在衬底上方形成掩模材料层，以及在同一蚀刻步骤中蚀刻第一开口和沟槽。
51.在实施例中，半导体材料可以具有闪锌矿晶体结构。
52.在实施例中，半导体材料可以是iii-v半导体。
53.在实施例中，半导体材料可以是insb、inas、inp、gaas或硅中的一种。
54.在实施例中，栅极的导电材料可以具有闪锌矿晶体结构。
55.在实施例中，栅极的导电材料可以包括掺杂半导体。
56.在实施例中，栅极的导电材料可以是掺杂的ingaas或掺杂的inp。
57.在实施例中，衬底可以是电介质或其他绝缘体。
58.在实施例中，衬底至少在形成栅极的位置具有闪锌矿晶体结构。
59.在实施例中，衬底至少包括形成沟槽的晶体材料的上层。
60.在实施例中，衬底的所述晶体材料可以具有闪锌矿晶体结构。
61.在实施例中，衬底可以由inp、gaas、gasb或si形成。
62.在实施例中，还可以通过穿过第二掩模中的第二开口的选择性区域生长来形成缓冲层。
63.在实施例中，缓冲层可以具有闪锌矿晶体结构。
64.在实施例中，缓冲层可以是inalsb或inp。
65.在实施例中，超导体可以是al、pb、sn或nb。
66.在实施例中，第一掩模和/或第二掩模可以是电介质或其他绝缘体。
67.在实施例中，第一掩模和/或第二掩模可以由以下任何一种形成：氮化硅、氧化硅、氧化铝、氧化铪或氮化硼。
68.根据本公开的另一方面，提供了一种通过本文公开的实施例的方法制造的器件。
69.根据另一方面，提供了一种操作该器件的方法，该方法包括：将器件冷却到超导体变为超导的温度，从内部或外部源施加磁场，以及向栅极施加静电势，以便在至少一些纳米线中诱导马拉约纳零模式。
70.一旦给出本文的公开，所公开技术的其他变体或用例对于本领域技术人员来说可以变得显而易见。本公开的范围不受所描述的实施例的限制，而仅受所附权利要求的限制。