可变电阻存储器件和包括其的电子器件的制作方法

1.本公开涉及使用可变电阻材料的非易失性存储器件。


背景技术：

2.作为半导体存储器件的非易失性存储器件即使停止向其供电也不会丢失所存储的数据。非易失性存储器件可以包括例如可编程只读存储器(prom)、可擦除prom(eprom)、电eprom(eeprom)、闪存器件等。
3.最近，根据对具有高集成度、低功耗和随机存储单元存取能力的技术的需求趋势，已经开发了下一代半导体存储器件，诸如磁随机存取存储器(mram)和相变随机存取存储器(pram)。
4.这些下一代半导体存储器件可以实现为电阻变化器件，其具有根据所施加的电流或电压而变化的电阻值，并且即使电流或电压供应停止，其也保持变化后的电阻值。为了实现高集成度和低功耗，可能希望电阻变化器件的电阻变化特性在低施加电压出现。可能需要大范围的电阻变化。


技术实现要素：

5.提供了一种具有改进的可变电阻性能的可变电阻存储器件。
6.另外的方面将在下面的描述中部分地阐述，并且部分将从该描述明显，或者可以通过实践本公开的所呈现的实施方式了解。
7.根据一实施方式，一种可变电阻存储器件可以包括：包括绝缘材料的支撑层；可变电阻层，在支撑层上并且包括可变电阻材料；盖层，在支撑层和可变电阻层之间，并且被配置为保护可变电阻层；在可变电阻层上的沟道层；在沟道层上的栅极绝缘层；以及多个栅电极和多个绝缘体，在平行于沟道层的第一方向上交替且重复地布置在栅极绝缘层上。
8.在一些实施方式中，盖层可以包括被配置为保持在可变电阻层中形成的氧空位的量的材料。
9.在一些实施方式中，盖层可以包括氧化物，该氧化物的氧化物形成能的绝对值大于可变电阻材料的氧化物形成能的绝对值。
10.在一些实施方式中，可变电阻层可以具有包括多个层的结构，盖层可以包括氧化物，该氧化物的氧化物形成能的绝对值大于所述多个层中的一层的氧化物形成能的绝对值。该层可以接触盖层。
11.在一些实施方式中，可变电阻层的厚度可以等于或小于约100nm。
12.在一些实施方式中，盖层的厚度可以等于或小于约100nm。
13.在一些实施方式中，盖层的厚度可以等于或大于约2nm。
14.在一些实施方式中，可变电阻材料可以是ta2o5，盖层可以包括hfo2、al2o3、zro2、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
15.在一些实施方式中，可变电阻材料可以是tio2，盖层可以包括hfo2、al2o3、zro2、
mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
16.在一些实施方式中，可变电阻材料可以是hfo2，盖层可以包括al2o3、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
17.在一些实施方式中，可变电阻材料可以是zro2，盖层可以包括mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
18.在一些实施方式中，沟道层可以包括多晶硅(多晶si)材料。
19.在一些实施方式中，可变电阻层可以包括接触沟道层的硅氧化物层。可变电阻材料可以在硅氧化物层上。
20.在一些实施方式中，支撑层和盖层可以包括相同的材料。
21.在一些实施方式中，支撑层可以具有在第一方向上延伸的圆柱形状。可变电阻层、沟道层和栅极绝缘层可以以圆柱壳形式按可变电阻层、沟道层和栅极绝缘层的次序顺序围绕支撑层。所述多个栅电极和所述多个绝缘体可以交替围绕栅极绝缘层。
22.在一些实施方式中，盖层可以包括氧化物，氧化物的氧化物形成能的绝对值大于可变电阻材料的氧化物形成能的绝对值。
23.在一些实施方式中，可变电阻层可以具有包括多个层的结构，盖层可以包括氧化物，氧化物的氧化物形成能的绝对值大于所述多个层中的一层的氧化物形成能的绝对值。该层可以接触盖层。
24.在一些实施方式中，支撑层和盖层可以包括相同的材料。
25.在一些实施方式中，可变电阻存储器件可以进一步包括：漏极结构和源极结构，分别接触沟道层和可变电阻层的在第一方向上的两端；连接到漏极结构的位线；连接到源极结构的源极线；以及分别连接到所述多个栅电极的多条字线。
26.在一些实施方式中，可变电阻层可以直接接触盖层。
27.在一些实施方式中，可变电阻材料可以是hfo2，盖层可以包括al2o3。
28.在一些实施方式中，可变电阻材料可以是ta2o5，盖层可以包括al2o3。
29.在一些实施方式中，可变电阻材料可以是ta2o5，盖层可以包括hfo2。
30.根据另一实施方式，一种电子器件可以包括该可变电阻存储器件。
31.根据一实施方式，一种可变电阻存储器件可以包括：包括金属氧化物的盖层；在盖层上的可变电阻层，可变电阻层包括包含氧空位的可变电阻材料，可变电阻材料的氧化物形成能的绝对值小于金属氧化物的氧化物形成能的绝对值；多个栅电极和多个绝缘体，交替且重复地布置在可变电阻层上，可变电阻层在盖层和所述多个栅电极之间延伸；在可变电阻层上的栅极绝缘层；以及在栅极绝缘层和可变电阻层之间的沟道层。
32.在一些实施方式中，可变电阻层可以直接接触盖层。
33.在一些实施方式中，可变电阻材料可以是hfo2，盖层可以包括al2o3。
34.在一些实施方式中，可变电阻材料可以是ta2o5，盖层可以包括al2o3。
35.在一些实施方式中，可变电阻材料可以是ta2o5，盖层可以包括hfo2。
36.在一些实施方式中，可变电阻材料可以是ta2o5，盖层中的金属氧化物可以包括hfo2、al2o3、zro2、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的至少一种。
37.在一些实施方式中，可变电阻材料可以是tio2，在盖层中的金属氧化物可以包括
hfo2、al2o3、zro2、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的至少一种。
38.在一些实施方式中，可变电阻材料可以是hfo2，在盖层中的金属氧化物可以包括al2o3、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的至少一种。
39.在一些实施方式中，可变电阻材料可以是zro2，在盖层中的金属氧化物可以包括mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的至少一种。
40.在一些实施方式中，沟道层可以包括多晶硅(多晶si)材料。可变电阻层可以进一步包括接触沟道层的硅氧化物层。可变电阻层可以进一步包括包含可变电阻材料的膜。
41.在一些实施方式中，一种存储系统可以包括联接到可变电阻存储器件的处理电路。
附图说明
42.从以下结合附图的描述，本公开的某些实施方式的以上和其它方面、特征和优点将更加明显，其中：
43.图1是根据一实施方式的可变电阻存储器件的示意性截面图；
44.图2示出了关于图1的可变电阻存储器件的等效电路；
45.图3是用于描述图1的可变电阻存储器件的示例操作的概念图；
46.图4是由可变电阻层指示的i-v曲线的概念图；
47.图5是对两个样品的xps分析结果的曲线图，其中不同的材料包括在可变电阻层和盖层中；
48.图6是显示出根据另一实施方式的可变电阻存储器件的示意性结构的截面图；
49.图7a和图7b是显示出根据一些实施方式的可变电阻存储器件的示意性结构的截面图；
50.图8a和图8b是显示出包括在图7a和图7b的可变电阻存储器件中的单元串的示意性结构的透视图；
51.图9是图7a和图7b的可变电阻存储器件的等效电路图；
52.图10是根据一实施方式的存储系统的框图；
53.图11是根据一实施方式的包括在图10的存储系统中的存储器件的框图；
54.图12是包括在图10的存储系统中的存储单元阵列的框图；以及
55.图13是根据一实施方式的神经形态装置和连接到其的外部器件的框图。
具体实施方式
56.现在将详细参考实施方式，该实施方式的示例在附图中示出，其中相同的附图标记始终指代相同的元件。在这点上，本实施方式可以具有不同的形式，而不应被解释为限于这里阐述的描述。因此，下面仅通过参考附图来描述实施方式，以说明各方面。如在这里使用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。当诸如
“……
中的至少一个”的表述在一列元素之后时，修改整列元素，而不修改该列中的个别元素。例如，“a、b和c中的至少一个”、“a、b或c中的至少一个”、“a、b、c中的一个或其组合”和“a、b、c中的
一个和其组合”分别可以被解释为覆盖以下组合中的任何一个：a；b；a和b；a和c；b和c；以及a、b和c。”57.当术语“约”或“基本上”在本说明书中结合数值使用时，其意图是相关数值包括所述数值周围的制造或操作公差(例如10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是被修改为“大约”还是“基本上”，将理解的是，这些数值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如，
±
10％)。
58.在下文中，将参照附图详细描述实施方式。下文描述的实施方式仅是示例，并且可以基于实施方式进行各种修改。在附图中，相同的附图标记表示相同的元件，并且为了解释清楚和方便，元件的尺寸可能被放大。
59.在下文中，将理解，当一元件被称为“在”另一元件“上”时，该元件可以直接在所述另一元件上方或下方，以及直接在所述另一元件的左侧或右侧，或者中间元件也可以存在于它们之间。当一元件被称为“在”另一元件“上方”时，该元件可以直接在所述另一元件上方，或者中间元件也可以存在于它们之间。
60.虽然术语第一、第二等可以用于描述各种元件，但是这些术语仅用于区分一个元件和另一元件。这些术语不用来限定元件之间的材料或结构差异。
61.如这里所使用的，单数术语“一”和“一个”也意图包括复数形式，除非上下文以别的形式明确地指示。将进一步理解，当一部件“包括”或“包含”一元件时，除非另外定义，该部件可以进一步包括其它元件，而不排除其它元件。
62.此外，说明书中使用的诸如
“……
单元”、“模块”等术语表示处理至少一种功能或动作的单元，该单元可以通过硬件或软件或者通过硬件和软件的组合来实现。
63.术语“该”和其它等效限定词可以对应于单数指代物或复数指代物。
64.除非方法中包括的操作顺序被具体描述或者有相反的描述，否则操作可以根据适当的顺序来执行。所有示例术语的使用(例如，等)仅用于详细描述本公开，并且本公开不限于所述示例和所述示例术语，除非它们在权利要求的范围内被限定。
65.图1是显示出根据一实施方式的可变电阻存储器件200的示意性结构的截面图，图2示出了关于图1的可变电阻存储器件200的等效电路。图3是用于描述图1的可变电阻存储器件200的示例操作的概念图。
66.参照图1，可变电阻存储器件200可以包括包含绝缘材料的支撑层210、布置在支撑层210上并包括可变电阻材料的可变电阻层230、布置在支撑层210和可变电阻层230之间并保护可变电阻层230的盖层220、布置在可变电阻层230上的沟道层240、布置在沟道层240上的栅极绝缘层250以及形成在栅极绝缘层250上的多个栅电极260。用于使多个栅电极260中的相邻栅电极260绝缘的绝缘体270可以提供在相邻的栅电极260之间。然而，这仅是一示例，绝缘体270可以被省略。可变电阻层230可以直接在盖层220上。
67.可变电阻层230可以是根据施加的电压而具有不同电阻值的特性的层。根据可变电阻层230中形成的电场，在包括在可变电阻层中的可变电阻材料中出现的氧迁移可以形成导电细丝，这可以引起可变电阻层230的电阻变化。根据导电细丝是否形成，可变电阻层230可以指示低电阻状态或高电阻状态，从而写入例如“1”或“0”的数据。然而，发明构思不限于此。在一些实施方式中，取决于施加到可变电阻层230的电压，可变电阻层230中的电阻
可以被调整(例如，增加或减少)至不同的电阻值，从而支持多级编程状态的数据写入。
68.包括在可变电阻层230中的可变电阻材料可以包括包含氧空位的金属氧化物。金属氧化物可以包括例如rb2o、tio2、bao、zro2、cao、hfo2、sro、sc2o3、mgo、li2o、al2o3、sio2、beo、sc2o3、nb2o5、nio、ta2o5、wo3、v2o5、la2o3、gd2o3、cuo、moo3、cr2o3或mno2。聚集的氧空位可以形成导电细丝。当导电细丝形成时，可变电阻层230的电阻可以降低。将可变电阻层230从高电阻状态改变为低电阻状态的施加电压可以被称为设置电压vset，将可变电阻层230从低电阻状态改变为高电阻状态的施加电压可以被称为复位电压vreset。根据一实施方式的可变电阻存储器件200可以包括在可变电阻层230和支撑层210之间的盖层220，其中盖层220包括有效地保持形成在可变电阻层230中的氧空位的材料，以便实现低设置电压并增加高电阻状态和低电阻状态之间的电阻差。
69.盖层220可以包括金属氧化物，并且可以包括例如hfo2、al2o3、zro2、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。盖层220可以包括用于保持或增加可变电阻层230的氧空位的材料，换句话说，用于限制和/或防止可变电阻层230的氧空位的减少。为此，盖层220可以包括具有比可变电阻层230中包括的可变电阻材料高的氧结合稳定性的材料。氧结合稳定性可以通过氧化物形成能来指示。氧化物形成能表示为负值。当其绝对值增大时，也就是，氧化物形成能降低时，氧结合稳定性提高。随着包括在盖层220中的材料的氧结合稳定性提高，盖层220的氧可能变得更难移动到可变电阻层230，因此可变电阻层230的氧空位不减少。盖层220可以包括具有比可变电阻层230的可变电阻材料低的氧化物形成能(也就是，绝对值更大的氧化物形成能)的材料。
70.随着盖层220的氧化物形成能的绝对值和可变电阻层230的氧化物形成能的绝对值之间的差增加，可变电阻性能可以提高。盖层220的氧化物形成能的绝对值和可变电阻层230的氧化物形成能的绝对值之间的差可以被配置成使得该差与可变电阻层230的氧化物形成能的绝对值的比率等于或大于约5％，和/或该比率可以等于或大于约10％。
71.当可变电阻层230中包括的可变电阻材料是ta2o5时，盖层220可以包括hfo2、al2o3、zro2、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
72.当可变电阻层230中包括的可变电阻材料是tio2时，盖层220可以包括hfo2、al2o3、zro2、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
73.当可变电阻层230中包括的可变电阻材料是hfo2时，盖层220可以包括al2o3、mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
74.当可变电阻层230中包括的可变电阻材料是zro2时，盖层220可以包括mgo、cao、sro、bao、la2o3、nd2o3、eu2o3、ceo2、sm2o3、gd2o3、sc2o3、lu2o3和y2o3中的任何一种。
75.可变电阻层230可以具有包括多个层的结构。例如，如图1所示，可变电阻层230可以包括包含彼此不同的材料的两层，即，第一层21和第二层22。在这种情况下，盖层220的材料可以具有氧化物形成能，该氧化物形成能具有比接触盖层220的第一层21的可变电阻材料的氧化物形成能的绝对值大的绝对值。可变电阻层230可以包括单层、三层或多于三层的层。
76.可变电阻层230和盖层220中的每个的厚度可以等于或小于约100nm(例如，约1nm
至约100nm)，或者等于或小于约10nm(例如，约1nm至约10nm)。盖层220的厚度可以大于约1nm，或者等于、大于约2nm，或者等于或大于约5nm(例如，在约2nm至约50nm和/或约5nm至约25nm的范围内)，但不限于此。
77.沟道层240可以包括半导体材料。沟道层240可以包括例如多晶硅(多晶si)。接触沟道层240的第二层22可以包括硅氧化物。第二层22可以是由多晶si产生的天然氧化物层。
78.源电极s和漏电极d可以分别连接到沟道层240的两端。
79.栅极绝缘层250可以包括各种类型的绝缘材料。例如，栅极绝缘层250中可以包括硅氧化物、硅氮化物或硅氮氧化物。
80.用于导通/截止沟道层240的电压可以被选择性地施加到多个栅电极260中的每个。
81.所示的可变电阻存储器件200可以具有在其中布置多个存储单元mc的结构，其中每个存储单元mc可以具有晶体管和可变电阻并联连接的形式，如图2的等效电路所示。每个可变电阻可以根据施加到栅电极260的电压以及源电极s和漏电极d之间的电压来设置。每个可变电阻器可以具有对应于数据1或0的值。
82.下面参照图3描述可变电阻存储器件200的操作。
83.当选择要对其执行编程操作的存储单元时，可以调整被选择的单元的栅极电压值，使得在被选择的单元中不会形成沟道，也就是，使得被选择的单元处于沟道截止状态，并且可以调整未被选择的单元的栅极电压值，使得未被选择的单元处于沟道导通状态。
84.图3示出了这样的情况，其中栅极电压被施加到单元mc1、mc2和mc3中的每个的栅电极260，使得中间存储单元mc2变为截止，并且在两侧的两个存储单元mc1和mc3变为导通。当在源电极s和漏电极d之间施加电压时，可以形成由箭头a指示的导电路径。通过将所施加的电压配置为具有设置电压vset或复位电压vreset的值，可以将期望的数据(例如，1或0)写入被选择的存储单元mc2。
85.在读取操作中，可以以与上述方式类似的方式对被选择的单元执行读取操作。也就是，在调节施加到每个栅电极260的栅电压使得被选择的存储单元mc2处于沟道截止状态并且未被选择的存储单元mc1和mc3处于沟道导通状态之后，可以经由源电极s和漏电极d之间的施加电压v
read
来测量流过相应单元mc2的电流，以便确定单元状态(例如，1或0)。
86.参照图3，在被选择的存储单元mc2中的盖层220中，由箭头a指示的导电路径可以不形成和/或可以被限制，因为盖层220可以没有氧空位(或者可以具有相对少的氧空位)，因此盖层220可以用作绝缘体。因此，可以限制和/或防止到盖层220的泄漏电流。
87.图4是由可变电阻存储器件指示的i-v曲线的概念图，图5是显示出对可变电阻层和盖层中包括不同材料的两种类型的样品的xps分析结果的曲线图。
88.操作
①
对应于电压从0v增加到6v以将可变电阻材料的电阻状态从高电阻状态(hrs)变为低电阻状态(lrs)的过程。操作
②
对应于电压降低到0v的过程。在操作
③
中，当电压从0v变为-6v时，可变电阻材料的电阻状态从lrs变为hrs。接下来，通过执行操作
④
，其中电压从-6v变为0v，可以完成一个周期。
89.为了识别电阻变化现象，可以在4v的电压下读取可变电阻材料的电阻。这里，通过测量对应于hrs状态的操作
①
中在4v电压下的电阻值和对应于lrs状态的操作
②
中在4v电压下的电阻值之间的比率，可以确定可变电阻层的性能。
90.关于包括盖层和可变电阻层的可变电阻器件样品，测量如图4所示的i-v曲线的结果显示在下面的表1中。
91.表1-具有可变电阻层和盖层的示例的开关特性
[0092][0093]
作为测量关于分别向可变电阻层和盖层施加hfo2和al2o3的样品以及分别向可变电阻层和盖层施加hfo2和sio2的样品的i-v曲线的结果，开关成品率分别显示为11.1％和2.8％。这里，开关成品率表示在如图4所示的i-v曲线中，在对应于hrs状态的操作
①
中在4v电压下的电阻值和在对应于lrs状态的操作
②
中在4v电压下的电阻值之间的比率等于或大于1000的样本数量的比率。
[0094]
其中盖层包括al2o3(其具有比hfo2低的氧化物形成能)的样品的开关成品率被显示为高于其中盖层包括sio2(其具有比hfo2高的氧化物形成能)的样品的开关成品率。
[0095]
图5的xps曲线图显示了hf 4f峰。这里，当盖层包括sio2时，峰位置处的结合能是e1，当盖层包括al2o3时，峰位置处的结合能是略低于e1的e2。较高的结合能指示较低的氧空位。换句话说，较低的结合能可以指示较多的氧空位，因此，可以理解为对可变电阻性能有利。显示较低结合能的样品(也就是，其中盖层包括al2o3的样品)的较高的开关成品率可以被分析为基于在盖层中使用的材料的较小氧化物形成能(较大绝对值)。
[0096]
在可变电阻层由ta2o5形成并且盖层分别由al2o3或hfo2形成的其他示例中，开关成品率在表1中分别显示为44％和47％。
[0097]
图6是显示出根据另一实施方式的可变电阻存储器件201的示意性结构的截面图。
[0098]
可变电阻存储器件201与图1的可变电阻存储器件200的不同之处可以在于，在可变电阻存储器件201中，支撑层可以包括具有比可变电阻层230的可变电阻材料低的氧化物形成能的材料。也就是，支撑层225可以被理解为具有图1的可变电阻存储器件200的支撑层210和盖层220两者的功能，并且盖层220中包括的示例材料可以用于支撑层225。可变电阻层230可以直接在支撑层225上。
[0099]
图7a和图7b是显示出根据一些实施方式的可变电阻存储器件的示意性结构的截面图。图8a和图8b是显示出包括在图7a和图7b的可变电阻存储器件中的单元串的示意性结构的透视图。图9是图7a和图7b的可变电阻存储器件的等效电路图。
[0100]
参照图7a和图7b，根据所呈现的实施方式的可变电阻存储器件500和501可以对应于垂直nand(vand)存储器，其中包括可变电阻材料的多个存储单元mc垂直排列。
[0101]
下面将一起参照图7a至图9描述可变电阻存储器件500和501的详细配置。
[0102]
首先，参照图7a，可以在衬底502上形成多个单元串cs。
[0103]
衬底502可以包括掺有第一类型杂质的硅材料。例如，衬底502可以包括掺有p型杂质的硅材料。例如，衬底502可以包括p型阱(例如，袋型p阱)。在下文中，描述了衬底502包括p型硅的示例。然而，衬底502不限于p型硅。
[0104]
可以在衬底502上提供作为源极区的掺杂区505。掺杂区505可以包括不同于衬底
502的n型区。在下文，假设掺杂区505包括n型区。然而，掺杂区505不限于n型区。掺杂区505可以连接到公共源极线csl。
[0105]k×
n个单元串cs可以如图9的电路图所示地提供，并且可以以矩阵形式布置。根据列和行的位置，单元串cs可以被称为csij(1≤i≤k，1≤j≤n)。每个单元串csij可以连接到位线bl、串选择线ssl、字线wl和公共源极线csl。
[0106]
每个单元串csij可以包括存储单元mc和串选择晶体管sst。每个单元串csij的存储单元mc和串选择晶体管sst可以在高度方向上堆叠。
[0107]
多个单元串cs的行可以分别连接到不同的串选择线ssl1至sslk。例如，单元串cs11至cs1n的串选择晶体管sst可以共同连接到串选择线ssl1。单元串csk1至cskn的串选择晶体管sst可以共同连接到串选择线sslk。
[0108]
多个单元串cs的列可以分别连接到不同的位线bl1至bln。例如，单元串cs11至csk1的存储单元mc和串选择晶体管sst可以共同连接到位线bl1，并且单元串cs1n至cskn的存储单元mc和串选择晶体管sst可以共同连接到位线bln。
[0109]
多个单元串cs的行可以分别连接到不同的公共源极线csl1至cslk。例如，单元串cs11至cs1n的串选择晶体管sst可以共同连接到公共源极线csl1，并且单元串csk1至cskn的串选择晶体管sst可以共同连接到公共源极线cslk。
[0110]
位于距衬底502相同高度的存储单元mc的栅电极或者串选择晶体管sst可以共同连接到一条字线wl。此外，位于距衬底520不同高度的存储单元mc的栅电极或串选择晶体管sst可以分别连接到不同的字线wl1至wlm。
[0111]
图示的电路结构是一示例。例如，单元串cs的行数可以增加或减少。当单元串cs的行数改变时，连接到单元串cs的行的串选择线的数量和连接到一条位线的单元串cs的数量也可以改变。当单元串cs的行数改变时，连接到单元串cs的行的公共源极线的数量也可以改变。
[0112]
单元串cs的列数也可以增加或减少。当单元串cs的列数改变时，连接到单元串cs的列的位线的数量和连接到一条串选择线的单元串cs的数量也可以改变。
[0113]
单元串cs的高度也可以增加或减少。例如，堆叠在每个单元串cs中的存储单元mc的数量可以增加或减少。当堆叠在每个单元串cs中的存储单元mc的数量改变时，字线wl的数量也可以改变。例如，包括在每个单元串cs中的串选择晶体管的数量可以增加。当包括在每个单元串cs中的串选择晶体管的数量改变时，串选择线或公共源极线的数量也可以改变。当串选择晶体管的数量增加时，串选择晶体管可以以与存储单元mc相同的形式堆叠。
[0114]
例如，可以对每行单元串cs执行写入操作和读取操作。可以通过公共源极线csl为每行选择单元串cs，并且可以通过串选择线ssl为每行选择单元串cs。此外，电压可以以至少两条公共源极线为单位施加到公共源极线csl。电压可以以整个公共源极线csl为单位施加到公共源极线csl。
[0115]
可以对被选择的行的单元串cs中的每页执行写入操作和读取操作。页可以对应于连接到一条字线wl的一行存储单元。在被选择的行的单元串cs中，可以通过字线wl为每页选择存储单元。
[0116]
如图8a所示，单元串cs可以包括圆柱形柱pl、围绕圆柱形柱pl成为环形的多个栅电极560和多个绝缘体570。多个绝缘体570可以被配置为在多个栅电极560之间进行隔离。
多个栅电极560和多个绝缘体570可以在垂直方向(z方向)上交替地堆叠。
[0117]
栅电极560可以包括金属材料或以高浓度掺杂的硅材料。每个栅电极560可以连接到字线wl和串选择线ssl中的任一条。
[0118]
绝缘体570可以包括各种绝缘材料，诸如硅氧化物、硅氮化物等。
[0119]
柱pl可以包括多个层。圆柱形柱pl可以包括在垂直方向上延伸的圆柱形支撑层510以及依次围绕支撑层510成为壳形状的盖层520、可变电阻层530、沟道层540和栅极绝缘层550。
[0120]
柱pl的最外层可以是栅极绝缘层550。例如，栅极绝缘层550可以包括各种绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物等。栅极绝缘层550可以共形地沉积在柱pl上。
[0121]
沟道层540可以沿着栅极绝缘层550的内表面共形地沉积。沟道层540可以包括掺有第一类型材料的半导体材料。沟道层540可以包括掺有与衬底502相同类型的材料的硅材料。例如，当衬底502包括p型掺杂的硅材料时，沟道层540也可以包括p型掺杂的硅材料。替代地，沟道层540可以包括诸如ge、igzo、gaas等的材料。
[0122]
可变电阻层530可以沿着沟道层540的内表面布置。可变电阻层530可以布置成接触沟道层540，并且可以共形地沉积在沟道层540上。
[0123]
可变电阻层530是指根据施加的电压变为高电阻状态或低电阻状态的层。可变电阻层530的材料和特性可以与上述可变电阻层230基本相同。可变电阻层530可以包括多个层，包括第一层51和第二层52。
[0124]
盖层520可以沿着可变电阻层530的内表面形成。盖层520可以共形地沉积在可变电阻层530上。如上所述，根据上述实施方式，盖层520可以包括有效保持可变电阻层530中形成的氧空位的材料。盖层520可以包括具有比可变电阻层530的可变电阻材料低的氧化物形成能的材料。当可变电阻层530包括包含第一层51和第二层52的多个层时，盖层520可以包括具有比接触盖层520的第一层51的材料低的氧化物形成能的材料。
[0125]
通过包括该盖层520，可变电阻存储器件500中高电阻状态下的电阻值和低电阻状态下的电阻值之间的差异可以增加，并且可变电阻存储器件500可以具有低设置电压和低复位电压的特性。在一些实施方式中，可变电阻层530可以直接在盖层520上。
[0126]
支撑层510可以通过沿着盖层520的内表面沉积绝缘材料形成。支撑层510可以形成为具有填充柱pl的最内部空间的圆柱形状。
[0127]
根据修改的实施方式，支撑层510和盖层520可以包括相同的材料。换句话说，沿着可变电阻层530的内表面的柱pl的所有部分可以填充有具有比可变电阻层530的可变电阻材料低的氧化物形成能(更高的绝对值)的材料。例如，如图7b和图8b所描绘的，可变电阻存储器件501可以与图7a中的可变电阻存储器件500相同，除了单元串cs可以包括单个盖层515，而不是图7a中所示的盖层520和支撑层510之外。图7b中的盖层515可以由与上面在图1和图7a中讨论的盖层220和520相同的材料形成。
[0128]
沟道层540和可变电阻层530可以接触掺杂区505，并且掺杂区505可以是公共源极区。掺杂区505可以被称为源极结构。
[0129]
漏极区580可以提供在单元串cs的柱pl上。漏极区580可以包括第二类型掺杂的硅材料。例如，漏极区580可以包括掺有n型材料的硅材料。漏极区580可以被称为漏极接触或漏极结构。
[0130]
位线590可以提供在漏极区580上。漏极区580和位线590可以经由接触插塞彼此连接。
[0131]
每个栅电极560以及栅极绝缘层550、沟道层540和可变电阻层530的在水平方向(x方向)上面对栅电极560的区域可以形成存储单元mc。也就是，存储单元mc可以具有这样的电路结构，其中包括栅电极560、栅极绝缘层550和沟道层540的晶体管由于可变电阻层530而与可变电阻并联连接。
[0132]
并联连接结构可以在垂直方向(z方向)上连续布置，以形成单元串cs。此外，如图9的电路图所示，单元串cs的两端可以连接到公共源极线csl和位线bl。通过向公共源极线csl和位线bl施加电压，可以对多个存储单元mc执行编程、读取和擦除。
[0133]
例如，当选择要对其执行编程操作的存储单元mc时，可以调整被选择的单元的栅极电压值，以使得被选择的单元处于沟道截止状态，并且可以调整未被选择的单元的栅极电压值，以使得未被选择的单元处于沟道导通状态。因此，由于施加到公共源极线csl和位线bl的电压而引起的电流路径可以通过被选择的存储单元mc的可变电阻层530的区域。这里，施加的电压可以被设定为v
set
或v
reset
，以形成低电阻状态或高电阻状态，并根据需要在被选择的存储单元mc中写入数据(例如，1或0)。
[0134]
关于读取操作，可以根据类似的方法对被选择的单元执行读取。也就是，可以调节施加到每个栅电极560的栅电压，以使得被选择的存储单元mc处于沟道截止状态并且未被选择的存储单元mc处于沟道导通状态。然后，可以测量由于公共源极线csl和位线bl之间的施加电压v
read
而流过相应单元mc的电流，以识别单元状态(例如，1或0)。
[0135]
在这种vnand结构中，已知由于根据单元串cs的高度的封装限制，对增加单元串cs中包括的栅电极560的数量存在限制。此外，在基于电荷陷阱的存储器件的情况下，由于干扰，减小相邻栅电极560之间的距离存在限制。例如，已知可能难以将在垂直方向(z方向)上彼此相邻的栅电极560和绝缘体570的垂直长度之和减小到等于或小于约38nm的值，因此，存在存储容量的限制。
[0136]
根据按照一实施方式的可变电阻存储器件500，可以通过排列包括形成在可变电阻层530上的用于容易地保持氧空位的盖层520的存储单元mc来实现存储器件。因此，与先前的结构(例如，基于相变材料的存储器件或基于电荷陷阱的存储器件)相比，可变电阻存储器件500的可变电阻层530可以形成为具有较小的厚度，并且可变电阻存储器件500可以具有较低的操作电压。同样，因此，减小彼此相邻的栅电极560和绝缘体570的垂直(z方向)长度的总和可能是有利的。基于这种结构，可变电阻存储器件500可以解决下一代vnand存储器中的存储单元之间的按比例减小问题，以增加密度并实现低功耗。
[0137]
根据本公开的可变电阻存储器件200、201和500可以被实施为各种电子器件的存储系统。可变电阻存储器件500可以被实现为芯片形式的存储块，并且可以用作神经形态计算平台，或者可以用于形成神经网络。
[0138]
图10是根据一实施方式的存储系统1000的框图。参照图10，存储系统1000可以包括存储控制器10和存储器件20。存储控制器10可以执行关于存储器件20的控制操作。例如，存储控制器10可以向存储器件20提供地址add和命令cmd，以对存储器件20执行编程(或写入)操作、读取操作和擦除操作。此外，用于编程操作的数据和被读取的数据可以在存储控制器10和存储器件20之间交换。
[0139]
存储器件20可以包括存储单元阵列26和电压发生器27。存储单元阵列26可以包括布置在多条字线和多条位线彼此交叉的区域中的多个存储单元。存储单元阵列26可以包括通过包括用于以非易失性方式存储数据的非易失性存储单元而实现为各种形状的闪存单元。存储单元阵列26可以包括根据图1、图6、图7a和图7b的实施方式的可变电阻存储器件200、201、500和501。例如，存储单元阵列26可以包括三维(或垂直)nand存储单元。
[0140]
存储控制器10可以包括编程/读取控制器11、电压控制器12和数据确定器13。
[0141]
编程/读取控制器11可以生成地址add和命令cmd，用于对存储单元阵列26执行编程/读取/擦除操作。此外，电压控制器12可以生成用于控制在非易失性存储器件20中使用的至少一个电压电平的电压控制信号。例如，电压控制器12可以生成用于控制字线的电压电平的电压控制信号，用于从存储单元阵列26读取数据或将数据编程到存储单元阵列26。
[0142]
数据确定器13可以关于从存储器件20读取的数据执行确定操作。例如，通过确定从存储单元读取的数据，可以确定存储单元当中的导通单元和/或截止单元的数量。存储器件20可以根据关于读取数据的确定结果向存储控制器10提供通过/失败(p/f)信号。数据确定器13可以通过参考p/f信号来控制对存储单元阵列26的写入操作和读取操作。作为操作的示例，当对多个存储单元执行编程操作时，可以通过使用预定的读取电压来确定存储单元的数据状态，以确定编程操作对于所有单元是否成功完成。
[0143]
图11是根据一实施方式的包括在图10的存储系统1000中的存储器件20的框图。参照图11，存储器件20可以进一步包括行解码器23、输入和输出(i/o)电路24以及控制逻辑25。
[0144]
存储单元阵列26可以连接到一条或更多条串选择线ssl、多条字线wl1至wlm、一条或更多条公共源极线csl以及多条位线bl1至bln。电压发生器27可以产生一个或更多个字线电压v1至vi，并且该一个或更多个字线电压v1至vi可以被提供给行解码器23。用于编程/读取/擦除操作的信号可以通过位线bl1至bln施加到存储单元阵列26。
[0145]
此外，待编程的数据可以通过输入和输出电路24提供给存储单元阵列26，并且被读取的数据可以通过输入和输出电路24提供给外部(例如，存储控制器)。控制逻辑25可以向行解码器23和电压发生器27提供与存储操作相关的各种控制信号。
[0146]
根据行解码器23的解码操作，字线电压v1至vi可以提供给各种线ssl、wl1至wlm和csl。例如，字线电压v1至vi可以包括串选择电压、字线电压和接地选择电压。串选择电压可以提供给一条或更多条串选择线ssl，字线电压可以提供给一条或更多条字线wl1至wlm，接地选择电压可以提供给一条或更多条公共源极线csl。
[0147]
图12是包括在图10的存储系统1000中的存储单元阵列26的框图。参照图12，存储单元阵列26可以包括多个存储块blk1、blk2
……
blkz。每个存储块blk可以具有三维(或垂直)结构。例如，每个存储块blk可以包括在第一至第三方向上延伸的结构。例如，每个存储块blk可以包括在第二方向上延伸的多个存储单元串。此外，多个存储单元串可以在第一方向和第三方向上二维地布置。每个存储单元串可以连接到位线bl、串选择线ssl、字线wl和公共源极线csl。因此，存储块blk1至blkz中的每个可以连接到多条位线bl、多条串选择线ssl、多条字线wl和多条公共源极线csl。存储块blk1至blkz可以形成为具有图9所示的等效电路。
[0148]
图13是根据一实施方式的神经形态装置1700和连接到其的外部器件的框图。
[0149]
参照图13，神经形态装置1700可以包括处理电路1710和/或存储器1720。神经形态装置1700可以包括根据图1、图6、图7a和图7b的实施方式的可变电阻存储器件200、201、500和501。
[0150]
在一些实施方式中，处理电路1710可以被配置成控制驱动神经形态装置1700的功能。例如，处理电路1710可以被配置为执行存储在存储器1720中的程序，以控制神经形态装置1700。在一些实施方式中，处理电路1710可以包括诸如逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合、或其组合。例如，处理器可以包括cpu、图形处理单元(gpu)、包括在神经形态装置1700中的应用处理器(ap)、alu、数字信号处理器、微型计算机、fpga、soc、可编程逻辑单元、微处理器、asic等，但不限于此。在一些实施方式中，处理电路1710可以被配置为相对于外部器件1730读取/写入各种数据，和/或通过使用读取/写入的数据来执行神经形态装置1700。在一些实施方式中，外部器件1730可以包括具有图像传感器(例如，cmos图像传感器电路)和/或传感器阵列的外部存储器。
[0151]
在一些实施方式中，图13的神经形态装置1700可以应用于机器学习系统。机器学习系统可以包括各种人工神经网络组织和处理模型，诸如卷积神经网络(cnn)、选择性地包括去卷积神经网络的重复神经网络(rnn)、长短期记忆(lstm)单元和/或门控递归单元(gru)、堆叠神经网络(snn)、状态空间动态神经网络(ssdnn)、深度信念网络(dbn)、生成对抗网络(gan)和/或受限玻尔兹曼机器(rbm)。
[0152]
替代地或附加地，机器学习系统可以包括：其它类型的机器学习模型，例如，线性和/或逻辑回归(logistic regression)、统计聚类、贝叶斯分类、判定树、诸如主成分分析的降维、专家系统和/或随机森林、或它们的组合。机器学习模型可用于提供各种服务和/或应用。例如，图像分类服务、基于生物信息或生物数据的用户认证服务、高级驾驶辅助系统(adas)服务、语音辅助服务、自动语音识别(asr)服务等可以由电子器件执行。
[0153]
上面参考附图描述了根据实施方式的可变电阻存储器件200、201和500。然而，它们仅仅是示例，并且本领域普通技术人员将理解，基于所描述的示例，各种修改和等同实施方式可以是可能的。上面描述了各种详细的配置。然而，它们不应限制本公开的范围，而应被解释为实施方式的详细示例。因此，本公开的范围应由权利要求中描述的技术概念来限定，而不是由上述实施方式来限定。
[0154]
在上述可变电阻存储器件中，在低施加电压下可能发生电阻变化。
[0155]
上述可变电阻存储器件可以指示宽范围的可变电阻。
[0156]
上述可变电阻存储器件可能对于实现低功耗和高集成度是优选的。
[0157]
上面公开的元件中的一个或更多个可以包括或被实现在处理电路中，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
[0158]
应理解，这里描述的实施方式应仅以描述性意义被考虑，而不是为了限制的目的。每个实施方式中的特征或方面的描述通常应被认为可用于其它实施方式中的其它类似特征或方面。虽然已经参照附图描述了一个或更多个实施方式，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可以在形式和细节上进行各
种改变。
[0159]
本技术基于2021年1月29日在韩国知识产权局提交的韩国专利申请第10-2021-0013469号并要求其优先权，该申请的公开内容通过引用整体结合于此。