一种形成半导体图案的方法及半导体器件的制造方法与流程

1.本公开涉及半导体器件加工技术领域，更为具体来说，本公开能够提供一种形成半导体图案的方法及半导体器件的制造方法。


背景技术：

2.随着半导体器件的集成度越来越高，半导体图案的尺寸越来越小，则半导体图案的间距也越来越小。为了应对半导体图案的间距变小的问题，双重光刻技术(lele，lithography etch lithography etch)等分辨率增强的解决方案应运而生。双重光刻技术具体可将设计版图拆分到两块掩模上，使用两次光刻将图案转移到衬底上；双重光刻技术被广泛地应用于22nm、20nm甚至14nm技术节点上。但是在半导体器件加工过程中发现：对于具有小间距的复杂半导体图案的形成，现有的双重光刻技术仍然存在较大局限。


技术实现要素：

3.为解决现有技术难以较好形成具有小间距的复杂半导体图案的问题，本公开能够提供一种形成半导体图案的方法及半导体器件的制造方法，以能够根据实际情况形成需要的半导体图案。
4.为实现上述技术目的，本公开能够提供一种形成半导体图案的方法，该方法包括但不限于如下至少一个步骤。提供半导体衬底，并在该半导体衬底上形成第一膜层。在第一膜层上形成牺牲层，并在牺牲层上形成第一图案。基于第一图案在牺牲层内形成第二图案，其中第二图案与第一图案组成目标图案。具体地，本公开基于在预设空隙中形成的间隔物形成第二图案，间隔物包括第一间隔层和第二间隔层。然后可将该目标图案转移到第一膜层上。
5.为实现上述技术目的，本公开还可提供一种半导体器件的制造方法。该半导体器件的制造方法可以包括但不限于本公开任一实施例中的形成半导体图案的方法。
6.本公开的有益效果为：
7.与现有技术相比，本公开提供的技术方案能够在已生成的图案基础上生成新的图案，而且已生成的图案与新的图案共同组成最终的图案，从而能够解决现有间距倍增技术无法适用于某些特殊图形的问题。本公开能够更容易实现间距倍增(pitchdoubling)的技术效果，以能够较好地形成具有小间距的复杂半导体图案。本公开提供的技术方案能够在集成电路版图绘制(layout drawing)阶段进行设计和运用，具有适用范围较广、工艺上易实现等突出优点。
附图说明
8.图1示出了本公开一个或多个实施例中在牺牲层上形成第一图案后的器件截面结构示意图。
9.图2示出了本公开一个或多个实施例中沉积第二膜层后的器件截面结构示意图。
10.图3示出了本公开一个或多个实施例中涂覆第三膜层后的器件截面结构示意图。
11.图4示出了本公开一个或多个实施例中刻蚀第三膜层后的器件截面结构示意图。
12.图5示出了本公开一个或多个实施例中刻蚀第二膜层后形成间隔物的器件截面结构示意图。
13.图6示出了本公开一个或多个实施例中在第一膜层上形成目标图案之后的器件截面结构示意图。
14.图7示出了本公开一个或多个实施例中利用双重光刻(lele)方式形成第一图案和利用间隔物自对准方式形成第二图案的示意图。
15.图8示出了本公开一个或多个实施例中的集成电路版图设计的预设间隙宽度、间隔物宽度、第二间隔层厚度以及第一图案的间距之间的关系示意图。
16.图中，
17.100、半导体衬底。
18.200、第一膜层。
19.300、牺牲层。
20.400、第二膜层；401、凹槽；402、第二间隔层。
21.500、第三膜层；501、第一间隔层。
具体实施方式
22.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
23.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
24.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
25.如图1至8所示，本公开一个或多个实施例能够提供一种形成半导体图案的方法，该方法可以包括但不限于一种多图案设计(multi patterning)方法。更为具体来说，该方法可包括但不限于如下的至少一个步骤。
26.如图1所示，首先提供半导体衬底100，并在半导体衬底100上形成至少一层第一膜层200。其次在第一膜层200上形成牺牲层300，并能够在牺牲层300上形成第一图案；本公开还可在牺牲层300上形成第一图案的同时形成一个或多个预设空隙。本公开涉及的半导体衬底100例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底等。本公开涉及的第一膜层200例如可以是多晶硅膜或碳膜等等。牺牲层300例如可以是硬
掩模等等。应当理解的是，本公开涉及的牺牲层300是在形成目标图案(即最终的图案)之后需要被去掉的膜层。
27.如图7所示，本公开具体实施时在牺牲层300上形成第一图案包括：采用双重光刻(lele)工艺在牺牲层300上形成第一图案。其中，双重光刻可包括：通过第一次光刻和刻蚀形成第一部分图案、通过第二次光刻和刻蚀形成第二部分图案，第一部分图案和第二部分图案共同组成本公开需要形成的第一图案。对于双重光刻工艺的具体实施细节，可从常规技术中选择，本公开实施例中不再进行赘述。可理解的是，本公开一些实施例中也可以采用三重光刻(lelele)工艺或者其他可实现的方式在牺牲层300上加工出第一图案，本领域技术人员能够实现即可。
28.如图2所示，接着在第一膜层200上沉积(deposition)第二膜层400，第二膜层400覆盖在牺牲层300上。在沉积第二膜层材料的过程中，基于在前工序可形成的一个或多个预设空隙，所以在第二膜层400上具有凹槽401。该凹槽401形成于预设空隙处，设置于预设空隙处的凹槽401具有一定的深度且底面和侧面均为第二膜层400。本公开涉及的第二膜层400例如可以是氧化硅膜或氮化硅膜等硅的氧化物或硅的氮化物。
29.如图3所示，在第二膜层400上涂覆(coating)第三膜层500，第三膜层500上表面可以是相对平坦的。本公开中的第三膜层500例如可以是soh(spin-on hardmask，旋涂硬掩模)或光刻胶等。
30.如图4所示，刻蚀第三膜层500后露出第二膜层400，以利用在第二膜层400上的凹槽401内残留的第三膜层500形成本公开的第一间隔层501。更为具体地，本公开能够通过干法回刻(dry etch back)实现在预设空隙中形成第一间隔层501。干法回刻过程中，本公开可朝着衬底方向对第三膜层500进行刻蚀，直至在凹槽401内形成第一间隔层501为止。
31.如图5所示，刻蚀第二膜层400后露出第一膜层200，以在第一间隔层501与第一膜层200之间形成第二间隔层402。本公开以第一间隔层501为掩模刻蚀第二膜层400，可通过干法刻蚀在第一间隔层501与第一膜层200之间形成第二间隔层402。因此，本公开能够形成包括第一间隔层501和第二间隔层402的间隔物，可见间隔物与牺牲层300可共同用于形成第二图案。具体地，本公开在牺牲层300中的预设空隙中形成间隔物，间隔物形成于第一膜层200上。本公开实现了基于第一图案在牺牲层300内形成第二图案，从而能够得到较小间距的复杂半导体图案。可见本公开能够在第一图案的基础上生成了第二图案，其中第二图案与第一图案共同组成目标图案(即最终的图案)。
32.可理解的是，本公开方案中基于间隔物(spacer)形成的第二图案是一种自对准(self-aligned pattern)图案，即本公开能够利用已生成的图案生成自对准图案。
33.如图6所示，将目标图案转移到第一膜层200上。更为具体来说，本公开在图5示意的结构基础上，以具有目标图案的牺牲层300和间隔物为掩模对第一膜层200进行干法刻蚀，并且在第一膜层200形成目标图案，从而实现半导体图案的转移，进而达到本公开的技术目的。可理解的是，本公开在刻蚀第一膜层200时能够露出半导体衬底100，并在刻蚀完成后去掉牺牲层300，以及去掉包括第一间隔层501和第二间隔层402的间隔物，则得到图6中示意的结构。本公开形成的目标图案既可以是按照一定规律重复的规则图案，也可以是根据实际需求而随机设置的非规则图案，可见本公开提供的技术方案适用范围较广。
34.在本公开一些实施方案中，可以在半导体衬底100上形成目标图案。具体地，将目
标图案转移到第一膜层200上之后还包括：将第一膜层200上的目标图案转移到半导体衬底100上。具体实施过程中，本公开能够以具有第一膜层200为掩模，对半导体衬底100进行刻蚀。刻蚀完成后，则在半导体衬底100形成目标图案。
35.如图8所示，并可结合图7和图6，本公开可以使用a表示预设空隙宽度(即图案形成空间，pattern forming space)、b表示间隔物宽度(即自对准图案的宽度，width of self-aligned pattern)、c表示第一图案中的间距(即图案形成禁止空间，pattern-forming prohibited space)以及t表示第二间隔层厚度(即形成间隔物的沉积膜的厚度，thickness of deposition film)。
36.更为具体地，使用本公开技术方案的集成电路版图设计规则(layout design rule)中：
37.预设空隙宽度a大于或者等于间隔物宽度b与第二间隔层厚度t的两倍之和，即a≥b 2t；第一图案中的间距c小于第二间隔层厚度t的两倍，即c＜2t。
38.基于如上的集成电路版图设计规则，本公开在版图设计时则可以确定预设空隙的位置、间隔物宽度以及沉积的膜厚等参数，所以本公开提供的技术方案设计更为合理且可靠性更强。
39.可理解的是，本公开还能够提供一种半导体器件的制造方法，该制造方法可以包括但不限于本公开任一实施例中的形成半导体图案的方法。本公开涉及的半导体器件可以包括但不限于半导体存储器件或逻辑器件等。半导体存储器件例如可以是动态随机存取存储器(dram，dynamic random access memory)，动态随机存取存储器能够包含多个排列成矩阵结构的存储单元，每个存储单元有一个晶体管以及一个由该晶体管控制的半导体电容器组成。基于本公开技术方案提供的半导体器件能应用在电子设备上，电子设备可包括但不限于智能电话、计算机、平板电脑、可穿戴设备、人工智能设备以及移动电源等等。
40.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
41.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。