存储器件及其操作方法与流程

1.本发明实施例是关于一种存储器件、操作存储器件的方法及形成存储器件的方法。


背景技术：

2.许多现代电子器件含有被配置成储存数据的电子存储器。电子存储器可为易失性存储器或非易失性存储器。易失性存储器在被供电时储存数据，而非易失性存储器在电力被移除时仍能够保留数据。电阻式随机存取存储器(resistive random access memory，rram)由于其结构简单且可与互补金属氧化物半导体(complementary metal-oxide semiconductor，cmos)逻辑工艺兼容而成为下一代非易失性存储器技术的一个有前景的候选。下一代非易失性存储器的一些其他候选包括磁阻式随机存取存储器(magnetoresistive random-access memory，mram)、相变式随机存取存储器(phase-change random-access memory，pcram)及铁电式随机存取存储器(ferroelectric random-access memory，feram)。


技术实现要素：

3.本发明实施例的一种存储器件，包括：第一晶体管，包括第一源极/漏极区及第二源极/漏极区，其中所述第一源极/漏极区及所述第二源极/漏极区设置在半导体衬底中；介电结构，设置在所述半导体衬底之上；第一存储单元，设置在所述介电结构中及所述半导体衬底之上，其中所述第一存储单元具有第一电极及第二电极，其中所述第一存储单元的所述第一电极电耦合到所述第一晶体管的所述第一源极/漏极区；以及第二存储单元，设置在所述介电结构中及所述半导体衬底之上，其中所述第二存储单元具有第一电极及第二电极，其中所述第二存储单元的所述第一电极电耦合到所述第一晶体管的所述第二源极/漏极区。
4.本发明实施例的一种操作存储器件的方法，所述方法包括：通过第一字线对第一晶体管的栅极电极施加第一电压；通过第一位线对第一存储单元的第一电极施加第二电压，其中所述第一存储单元的第二电极电耦合到第二位线且电耦合到所述第一晶体管的第一源极/漏极区；通过第三位线对第二存储单元的第一电极施加第三电压；以及通过第四位线对所述第二存储单元的第二电极施加所述第三电压，其中所述第一晶体管的第二源极/漏极区电耦合到所述第四位线，且其中所述第三电压是接地。
5.本发明实施例的一种形成存储器件的方法，所述方法包括：在半导体衬底上形成晶体管；在所述半导体衬底之上形成下部层间介电(ild)结构；在所述下部层间介电结构中形成内连线结构的下部部分，其中所述内连线结构的所述下部部分包括第一组导电特征及第二组导电特征，其中所述第一组导电特征界定电耦合到所述晶体管的第一源极/漏极区的第一导电路径，且所述第二组导电特征界定与所述第一导电路径不同且电耦合到所述晶体管的第二源极/漏极区的第二导电路径；在所述下部层间介电结构及所述内连线结构的
所述下部部分之上形成第一存储单元，其中所述第一存储单元被形成为使得所述第一存储单元的第一电极电耦合到所述第一组导电特征；以及在所述下部层间介电结构及所述内连线结构的所述下部部分二者之上形成与所述第一存储单元在侧向上间隔开的第二存储单元，其中所述第二存储单元被形成为使得所述第二存储单元的第一电极电耦合到所述第二组导电特征。
附图说明
6.结合附图阅读以下详细说明，能最好地理解本公开的各方面。注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。
7.图1a及图1b示出具有增加的存储单元密度及减少的串扰(crosstalk)的存储器件的一些实施例的各种视图。
8.图2a及图2b示出图1a及图1b所示存储器件的一些实施例的等效电路的各种电路图。
9.图3示出图1a及图1b所示存储器件的一些其他实施例的剖视图。
10.图4示出图1a及图1b所示存储器件的一些其他实施例的布局图。
11.图5示出图1a及图1b所示存储器件的一些其他实施例的剖视图。
12.图6a示出图1a及图1b所示存储器件的一些实施例的等效电路的电路图。
13.图6b示出操作图6a所示电路图的等效电路的第一存储区块的一些实施例的表格。
14.图7示出操作图1a及图1b所示存储器件的一些实施例的存储区块的方法的一些实施例的流程图。
15.图8示出操作图1a及图1b所示存储器件的一些实施例的存储区块的方法的一些实施例的流程图，其中存储区块是多个存储区块中的一个存储区块。
16.图9至图12示出形成具有增加的存储单元密度及减少的串扰的存储器件的方法的一些实施例的一系列剖视图。
17.图13示出形成具有增加的存储单元密度及减少的串扰的存储器件的方法的一些实施例的流程图。
具体实施方式
18.现将参照图式阐述本公开，其中通篇中使用相同的参考编号来指代相同的元件，且其中所示的结构未必按比例绘制。应理解，此详细说明及对应的图并不以任何方式限制本公开的范围，且本详细说明及图仅提供几个实例来例示一些使本发明概念可显而易见的方式。
19.本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指
示所论述的各种实施例和/或配置之间的关系。
20.此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
21.一些存储器件(例如，下一代存储器件)包括一晶体管一存储单元(one transistor-one memory cell，1t1mc)器件(例如，具有rram单元的一晶体管一电阻器(one transistor-one resistor，1t1r)嵌入式存储单元架构)。1t1mc器件包括电阻式存储单元(例如，rram单元)及存取晶体管(或选择器)。电阻式存储单元被配置成基于电阻式存储单元的电阻状态而储存数据。举例来说，数据储存结构可具有与第一数据状态(例如，二进制“0”)相关联的低电阻状态或与第二数据状态(例如，二进制“1”)相关联的高电阻状态。存取晶体管耦合到电阻式存储单元，以在读取及写入操作期间控制对电阻式存储单元的存取。典型地，存储器件包括多个1t1mc器件。所述多个1t1mc器件设置在阵列中且界定存储器件的存储阵列。
22.不断努力缩小存储器件的特征大小以增加每单位面积的存储单元的数目(例如，增加存储单元密度)。随着每单位面积的存储单元的数目持续增加，串扰(例如，1t1mc器件的存储操作之间的串扰)增加。串扰对存储器件的性能有负面影响(例如，误读、存储状态的非预期切换、功耗的不期望的增加等)。这样一来，增加每单位面积的存储单元的数目(例如，每4f2单元面积(cell area)的存储单元的数目)同时还减少串扰的存储器件是期望的。
23.本公开的各种实施例涉及一种增加存储单元密度(例如，每4f2单元面积的存储单元的数目)同时还减少串扰的存储器件。存储器件包括设置在半导体衬底上的半导体器件(例如，金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet))。层间介电(interlayer dielectric，ild)结构设置在半导体衬底及半导体器件之上。第一存储单元(例如，rram单元)及第二存储单元设置在ild结构中及半导体衬底之上。第一存储单元电耦合到半导体器件的第一源极/漏极区且第二存储单元电耦合到半导体器件的第二源极/漏极区。第一存储单元及第二存储单元设置在单元面积(例如，4f2单元面积)内。
24.由于第一存储单元及第二存储单元二者设置在单元面积内，因此本技术的存储器件具有比典型的存储器件(例如，每4f2单元面积仅一个存储单元)大的单元密度(例如，每单位面积的存储单元的数目)。第一存储单元及第二存储单元二者可设置在单元面积内，这至少部分是由于第一存储单元电耦合到第一源极/漏极区且第二存储单元电耦合到第二源极/漏极区。更具体来说，由于第一存储单元电耦合到第一源极/漏极区且第二存储单元电耦合到第二源极/漏极区，因此第一存储单元与第二存储单元可彼此更靠近地设置(例如，在单元面积内)。此外，本技术的存储器件可减少或消除串扰(例如，区块间(block-to-block)串扰)。本技术的存储器件会减少(或消除)由于存储器件操作的特定方式引起的串扰，此将在下文中更详细地阐述。因此，本技术的存储器件可增加每单位面积的存储单元的数目，同时还减少串扰。
25.图1a及图1b示出具有增加的存储单元密度及减少的串扰的存储器件的一些实施例的各种剖视图100a及布局图100b。图1a示出具有增加的存储单元密度及减少的串扰的存储器件的剖视图100a。图1b示出图1a所示存储器件的一些实施例的布局图100b。
26.如图1a所示剖视图100a中所示，存储器件包括衬底102。衬底102包含任何类型的半导体本体(例如，单晶硅/cmos块体、锗(ge)、硅锗(sige)、iii-v半导体、绝缘体上硅(silicon on insulator，soi)等)。
27.在衬底102中/衬底102之上设置有半导体器件104(例如场效晶体管(fet)、金属氧化物半导体场效晶体管(mosfet)等)。半导体器件104包括设置在衬底102中的一对源极/漏极区106a及源极/漏极区106b。源极/漏极区106a及源极/漏极区106b在侧向上间隔开。举例来说，所述一对源极/漏极区106a及源极/漏极区106b包括与第二源极/漏极区106b在侧向上间隔开的第一源极/漏极区106a。源极/漏极区106a及源极/漏极区106b是衬底102的具有第一掺杂类型(例如，n型)的部分。
28.半导体器件104包括栅极电介质108及导电栅极电极110。栅极电介质108设置在衬底102之上以及源极/漏极区106a及源极/漏极区106b之间。导电栅极电极110上覆在栅极电介质108上。在一些实施例中，栅极电介质108及导电栅极电极110被统称为栅极堆叠。在一些实施例中，导电栅极电极110是或包含多晶硅。在此种实施例中，栅极电介质108可为或包含例如氧化物(例如，二氧化硅(sio2))。在其他实施例中，导电栅极电极110可为或包含金属，例如铝(al)、铜(cu)、钛(ti)、钽(ta)、钨(w)、钼(mo)、钴(co)、或类似物。在此种实施例中，栅极电介质108可为或包含高介电常数(high dielectric constant，high-k)介电材料，例如氧化铪(hfo)、氧化钽(ta
x
oy)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铝(al
x
oy)、氧化锆(zro)、或类似物。
29.在一些实施例中，半导体器件104包括设置在衬底102中的一对轻掺杂源极/漏极延伸部112。在其他实施例中，省略所述一对轻掺杂源极/漏极延伸部112。栅极电介质108及导电栅极电极110设置在轻掺杂源极/漏极延伸部112之间。轻掺杂源极/漏极延伸部112具有与源极/漏极区106a及源极/漏极区106b相同的掺杂类型。轻掺杂源极/漏极延伸部112具有比源极/漏极区106a及源极/漏极区106b低浓度的第一掺杂类型掺杂剂(例如，n型掺杂剂，例如磷、砷、锑等)。
30.在一些实施例中，在衬底102之上设置有侧壁间隔件114。在其他实施例中，省略侧壁间隔件114。侧壁间隔件114沿着导电栅极电极110的侧壁及栅极电介质108的侧壁设置。侧壁间隔件在侧向上环绕导电栅极电极110及栅极电介质108。在一些实施例中，侧壁间隔件114可为或包含例如氧化物(例如，sio2)、氮化物(例如，氮化硅(例如，sin))、氮氧化物(例如，氮氧化硅(sio
x
ny))、一些其他介电材料、或前述材料的组合。
31.在衬底102中设置有隔离结构116。隔离结构116被配置成将半导体器件104与设置在衬底102中的其他半导体器件(未示出)电隔离。在一些实施例中，隔离结构116包含氧化物(例如，sio2)、氮化物(例如，sin)、氮氧化物(例如，sion)、碳化物(例如，碳化硅(sic))、一些其他介电材料、或前述材料的组合。在又一些实施例中，隔离结构116是浅沟槽隔离(shallow trench isolation，sti)结构。
32.在衬底102及半导体器件104之上设置有层间介电(interlayer dielectric，ild)结构118。ild结构118包括一个或多个堆叠的ild层，所述一个或多个堆叠的ild层可分别包
含低k电介质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，sio2)、氮化物(例如，sin)、氮氧化物(例如，sion)、未经掺杂的硅酸盐玻璃(undoped silicate glass，usg)、经掺杂的二氧化硅(例如，经碳掺杂的二氧化硅)、硼硅酸盐玻璃(borosilicate glass，bsg)、磷硅酸盐玻璃(phosphoric silicate glass，psg)、硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、氟化硅酸盐玻璃(fluorinated silicate glass，fsg)、或类似物。
33.在ild结构118中设置有多个导电接触件120(例如，金属接触件)、多个导电通孔122(例如，金属通孔)及多条导电线124(例如，金属线)。为了图中清晰起见，在图中仅标记导电通孔122中的一些导电通孔122及导电线124中的一些导电线124。所述多条导电线124、所述多个导电通孔122及所述多个导电接触件120以预定方式电耦合在一起且被配置成在存储器件的各器件之间提供电连接。导电接触件120延伸穿过ild结构118，以接触源极/漏极区106a、源极/漏极区106b及导电栅极电极110。所述多条导电线124及所述多个导电通孔122设置在导电接触件120之上且从导电接触件120到ild结构118的上表面来回交替。
34.在一些实施例中，所述多条导电线124及所述多个导电通孔122可为或包含例如铜(cu)、铝(al)、金(au)、银(ag)、铂(pt)、或类似物。在又一些实施例中，所述多个导电接触件120可为或包含例如钨(w)、铜(cu)、铝(al)、或类似物。在再一些实施例中，所述多条导电线124、所述多个导电通孔122及所述多个导电接触件120可被称为内连线结构。
35.所述多条导电线124设置在多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e(例如，金属层)中。所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e中的每一者在侧向上延伸穿过ild结构118。所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e中的每一者包括所述多条导电线124中的一者或多者的群组。所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e设置在彼此之上。所述多个导电通孔122在所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e之间在垂直方向上延伸且以预定方式将所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e的所述多条导电线124电耦合在一起。
36.举例来说，如图1a所示剖视图100a中所示，所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e会界定设置在ild结构118中的第一导电层126a(例如，金属层1)、第二导电层126b(例如，金属层2)、第三导电层126c(例如，金属层3)、第四导电层126d(例如，金属层4)及第五导电层126e(例如，金属层5)。第一导电层126a包括所述多条导电线124中的第一群组导电线，第二导电层126b包括所述多条导电线124中的第二群组导电线，第三导电层126c包括所述多条导电线124中的第三群组导电线，第四导电层126d包括所述多条导电线124中的第四群组导电线，且第五导电层126e包括所述多条导电线124中的第五群组导电线。第二导电层126b设置在第一导电层126a之上，第三导电层126c设置在第二导电层126b之上，第四导电层126d设置在第三导电层126c之上，且第五导电层126e设置在第四导电层126d之上。应理解，所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e并不限于仅五个导电层，而是所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e可包括任何合适数目的导电层。
37.在ild结构118中设置有第一存储单元128a及第二存储单元128b。第一存储单元128a与第二存储单元128b间隔开。第一存储单元128a及第二存储单元128b在垂直方向上设
置在所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e中的两个相邻的导电层之间。举例来说，第一存储单元128a及第二存储单元128b在垂直方向上设置在第三导电层126c与第四导电层126d之间。
38.第一存储单元128a及第二存储单元128b分别包括第一电极130a及第一电极130b。第一存储单元128a及第二存储单元128b分别包括第二电极132a及第二电极132b。第一存储单元128a及第二存储单元128b分别包括数据储存结构134a及数据储存结构134b。数据储存结构134a及数据储存结构134b在垂直方向上设置在第一电极130a及第一电极130b中的对应一者与第二电极132a及第二电极132b中的对应一者之间。举例来说，第一存储单元128a包括设置在第一电极130a与第二电极132a之间的数据储存结构134a，且第二存储单元128b包括设置在第一电极130b与第二电极132b之间的数据储存结构134b。第一存储单元128a被配置成基于数据储存结构134a的电阻状态(例如，高电阻状态或低电阻状态)来储存数据(例如，二进制“0”或二进制“1”)。第二存储单元128b被配置成基于数据储存结构134b的电阻状态(例如，高电阻状态或低电阻状态)来储存数据(例如，二进制“0”或二进制“1”)。
39.在一些实施例中，第一电极130a及第一电极130b可为或包含例如金属(例如铝(al)、钛(ti)、钽(ta)、金(au)、铂(pt)、钨(w)、镍(ni)、铱(ir)等)、金属氮化物(例如氮化钛(tin)、氮化钽(tan)等)、金属氧化物(例如氧化铱(iro2))、经掺杂多晶硅(例如n型/p型多晶硅)、或类似物。在一些实施例中，第二电极132a及第二电极132b可为或包含例如金属(例如，al、ti、ta、au、pt、w、ni、ir等)、金属氮化物(例如，tin、tan等)、金属氧化物(例如，iro2)、经掺杂多晶硅(例如，n型/p型多晶硅)、或类似物。在又一些实施例中，第一电极130a及第一电极130b与第二电极132a及第二电极132b是或包含相同的材料。在其他实施例中，第一电极130a及第一电极130b与第二电极132a及第二电极132b是或包含不同的材料。
40.在一些实施例中，数据储存结构134a及数据储存结构134b是或包含例如硫族化物(例如，锗-锑-碲(gst))、铁电晶体材料(例如，锆钛酸铅(pzt))、金属氧化物(例如，氧化铪(hf
x
oy)、氧化铪锆(hf
x
zryoz)等)、组分-金属-氧化物(例如氧化铪硅(hf
x
siyoz)、氧化铪铝(hf
x
alyoz)、钛酸锶(sto)等)、金属-氮氧化物(例如氮氧化铪(hf
x
oynz))或可在高电阻状态与低电阻状态之间选择性变化的一些其他材料。在又一些实施例中，数据储存结构134a及数据储存结构134b可为磁性隧道结(magnetic tunnel junction，mtj)。在此种实施例中，mtj包括由绝缘隧道障壁隔开的至少两个磁性层(例如，铁磁层)。在又一些此种实施例中，磁性层可为或包含例如钴(co)、铁(fe)、硼(b)、镍(ni)、钌(ru)、铱(ir)、铂(pt)、或类似物，且绝缘隧道障壁层可为或包含例如氧化镁(mgo)、氧化铝(al2o3)、或类似物。
41.第一存储单元128a的第一电极130a电耦合到第一源极/漏极区106a及第三位线124bl3。第一存储单元128a的第一电极130a经由第一导电路径电耦合到第一源极/漏极区106a。举例来说，第一导电路径由第三导电层126c的所述一条或多条导电线中的第一导电线(例如，所述多条导电线124中的第三群组导电线)、所述多个导电通孔122中的第一导电通孔、第二导电层126b的所述一条或多条导电线的第一导电线(例如，所述多条导电线124中的第二群组导电线)、所述多个导电通孔122中的第二导电通孔、第一导电层126a的所述一条或多条导电线中的第一导电线(例如，所述多条导电线124中的第一群组导电线)、以及所述多个导电接触件120中的第一导电接触件界定。
42.第一存储单元128a的第一电极130a电耦合到第三导电层126c的所述一条或多条
导电线中的第一导电线。在一些实施例中，第一存储单元128a的第一电极130a(直接)接触第三导电层126c的所述一条或多条导电线中的第一导电线。所述多个导电通孔122中的第一导电通孔将第三导电层126c的所述一条或多条导电线中的第一导电线电耦合到第二导电层126b的所述一条或多条导电线中的第一导电线。在一些实施例中，第二导电层126b的所述一条或多条导电线中的第一导电线是第三位线124bl3。所述多个导电通孔122中的第二导电通孔将第三位线124bl3电耦合到第一导电层126a的所述一条或多条导电线中的第一导电线。所述多个导电接触件120的第一导电接触件将第一导电层126a的所述一条或多条导电线中的第一导电线电耦合到第一源极/漏极区106a。
43.第一存储单元128a的第二电极132a电耦合到第四位线124bl4。在一些实施例中，第四导电层126d的所述一条或多条导电线中的第一导电线(例如，所述多条导电线124中的第四群组导电线)是第四位线124bl4。在又一些实施例中，第一存储单元128a的第二电极132a(直接)接触第四位线124bl4。应理解，第一存储单元128a的第二电极132a可经由由所述多条导电线124中的一者或多者和/或所述多个导电通孔122中的一者或多者界定的一些其他导电路径电耦合到第四位线124bl4。
44.第二存储单元128b的第一电极130b电耦合到第二源极/漏极区106b及第二位线124bl2。第二存储单元128b的第一电极130b经由第二导电路径电耦合到第二源极/漏极区106b。举例来说，第二导电路径由第三导电层126c的所述一条或多条导电线中的第二导电线、所述多个导电通孔122中的第三导电通孔、第二导电层126b的所述一条或多条导电线中的第二导电线、所述多个导电通孔122中的第四导电通孔、第一导电层126a的所述一条或多条导电线中的第二导电线以及所述多个导电接触件120中的第二导电接触件界定。
45.第二存储单元128b的第一电极130b电耦合到第三导电层126c的所述一条或多条导电线中的第二导电线。在一些实施例中，第三导电层126c的所述一条或多条导电线中的第二导电线是第二位线124bl2。在又一些实施例中，第二存储单元128b的第一电极130b(直接)接触第二位线124bl2。
46.所述多个导电通孔122中的第三导电通孔将第二位线124bl2电耦合到第二导电层126b的所述一条或多条导电线中的第二导电线。所述多个导电通孔122中的第四导电通孔将第二导电层126b的所述一条或多条导电线中的第二导电线电耦合到第一导电层126a的所述一条或多条导电线中的第二导电线。所述多个导电接触件120中的第二导电接触件将第一导电层126a的所述一条或多条导电线中的第二导电线电耦合到第二源极/漏极区106b。
47.第二存储单元128b的第二电极132b电耦合到第一位线124bl1。在一些实施例中，第五导电层126e的所述一条或多条导电线中的第一导电线(例如，所述多条导电线124中的第五群组导电线)是第一位线124bl1。第二存储单元128b的第二电极132b经由第三导电路径电耦合到第一位线124bl1。举例来说，第三导电路径由第四导电层126d的所述一条或多条导电线中的第二导电线及所述多个导电通孔122中的第五导电通孔界定。
48.第二存储单元128b的第二电极132b电耦合到第四导电层126d的所述一条或多条导电线中的第二导电线。在一些实施例中，第二存储单元128b的第二电极132b(直接)接触第四导电层126d的所述一条或多条导电线中的第二导电线。所述多个导电通孔122中的第五导电通孔将第四导电层126d的所述一条或多条导电线中的第二导电线电耦合到第一位
线124bl1。第一导电路径、第二导电路径及第三导电路径(以及可将第一存储单元128a的第二电极132a电耦合到第四位线的另一导电路径)彼此间隔开。换句话说，界定第一导电路径的导电特征(例如，导电线、导电通孔、导电接触件等)与界定第二导电路径的导电特征及界定第三导电路径的导电特征(以及界定另一导电路径的导电特征)间隔开，界定第二导电路径的导电特征与界定第一导电路径的导电特征及界定第三导电路径的导电特征间隔开，等等。
49.半导体器件104的导电栅极电极110电耦合到字线124wl。在一些实施例中，第一导电层126a的所述一条或多条导电线中的第三导电线是字线124wl。导电栅极电极110经由第四导电路径电耦合到字线124wl。举例来说，第四导电路径由所述多个导电接触件120中的第三导电接触件界定。所述多个导电接触件120中的的第三导电接触件将导电栅极电极110电耦合到字线124wl。
50.如图1b所示布局图100b中所示，第一存储单元128a及第二存储单元128b设置在单元面积内(例如，在单元面积的周界内)。在一些实施例中，单元面积等于距离136的平方乘以4。在又一些实施例中，单元面积是半导体器件104的最小大小(例如，面积)。在一些实施例中，距离136是存储器件的最小特征大小(例如，f)。举例来说，在一些实施例中，单元面积等于4f2，其中f是最小特征大小。在一些实施例中，距离136可介于约0.01微米(μm)与约0.9μm之间。在其他实施例中，单元面积的宽度(例如，在第一方向上的距离136)不同于单元面积的长度(例如，在垂直于第一方向的第二方向上的不同距离)。在此种实施例中，单元面积等于4(w
×
l)，其中w是单元面积的宽度且l是单元面积的长度。在又一些此种实施例中，单元面积的宽度可介于约0.1μm与约0.9μm之间且单元面积的长度可介于约0.01μm与约0.3μm之间。
51.典型的存储器件仅包括设置在单元面积内的单个存储单元(例如，设置在单元面积的周界内的仅一个存储单元)。由于第一存储单元128a及第二存储单元128b二者设置在单元面积内，因此本技术的存储器件具有比典型的存储器件大的单元密度(例如，每单位面积的存储单元的数目)。第一存储单元128a及第二存储单元128b二者可设置在单元面积内，此至少部分是由于第一存储单元128a电耦合到第一源极/漏极区106a且第二存储单元128b电耦合到第二源极/漏极区106b。更具体来说，由于第一存储单元128a电耦合到第一源极/漏极区106a且第二存储单元128b电耦合到第二源极/漏极区106b，因此第一存储单元128a与第二存储单元128b可彼此更靠近地设置(例如，在单元面积内)。
52.图2a及图2b示出图1a及图1b所示存储器件的一些实施例的等效电路的各种电路图200a及电路图200b。图2a所示电路图200a示出操作图1a及图1b所示存储器件的一些实施例的第一存储单元128a(例如，操作第一存储单元的存储器操作规则)。图2b所示电路图200b示出操作图1a及图1b所示存储器件的一些实施例的第二存储单元128b(例如，操作第二存储单元的存储器操作规则)。
53.如图2a所示电路图200a中所示，为了操作第一存储单元128a(例如，写入、擦除或读取第一存储单元128a)，使第一电流i1经过第一存储单元128a。为了使第一电流i1经过第一存储单元128a，对半导体器件104的导电栅极电极110施加第一电压202。在一些实施例中，第一电压202被称为栅极电压(例如，vg)。通过字线124wl对半导体器件104的导电栅极电极110施加第一电压202。通过向半导体器件104的导电栅极电极110施加第一电压202，将
半导体器件104置于“导通”状态(例如，其中在第一源极/漏极区106a与第二源极/漏极区106b之间存在导电沟道的状态)。在一些实施例中，由于第一电压202高于半导体器件104的阈值电压(例如，v
th
)，因此将半导体器件104置于“导通”状态。在一些实施例中，第一电压202介于约0.2伏(v)与约4v之间。在又一些实施例中，半导体器件104的阈值电压介于约0.2v与约0.7v之间。
54.此外，对第一存储单元128a的第二电极132a施加第二电压204(例如，v
dd
)。通过第四位线124bl4对第一存储单元128a的第二电极132a施加第二电压204。在一些实施例中，第二电压204介于约-2v与约2v之间。
55.第二电压204的幅值及极性取决于正在第一存储单元128a上执行的特定操作。举例来说，第二电压204在写入操作(例如，设置)期间是处于第一电压范围内，在擦除操作(例如，复位)期间是处于第二电压范围内，且在读取操作期间是处于第三电压范围内。在一些实施例中，第一电压范围介于约0v与约2v之间。在一些实施例中，第二电压范围介于约0v与约-2v之间。在一些实施例中，第三电压范围介于约0.1v与约0.3v之间。
56.写入操作(例如，设置)将数据储存结构134a从高电阻状态(例如，二进制“1”)切换到低电阻状态(例如，二进制“0”)，或者反之亦然。擦除操作将数据储存结构134a从低电阻状态切换到高电阻状态，或者反之亦然。读取操作探测第一存储单元128a以确定数据储存结构134a的数据储存状态(例如，二进制“1”或二进制“0”)。
57.此外，对半导体器件104的第二源极/漏极区106b及第二存储单元128b的第一电极130b施加第三电压206。通过第二位线124bl2对第二源极/漏极区106b及第一电极130b施加第三电压206。另外，对第二存储单元128b的第二电极132b施加第三电压206。通过第一位线124bl1对第二存储单元128b的第二电极132b施加第三电压206。第三电压206是接地(例如0v)。另外，半导体器件104的第一源极/漏极区106a及第一存储单元128a的第一电极130a保持浮动(例如，两者均不通过第三位线124bl3被驱动到特定电压)。这样一来，第一电流i1从第二位线124bl2经过第一存储单元128a到达第四位线124bl4。
58.如图2b所示电路图200b中所示，为了操作第二存储单元128b(例如，写入、擦除或读取第二存储单元128b)，使第二电流i2经过第二存储单元128b。使第二电流i2从第三位线124bl3经过第二存储单元128b到达第一位线124bl1。为了使第二电流i2从第三位线124bl3经过第二存储单元128b到达第一位线124bl1，通过字线124wl对半导体器件104的导电栅极电极110施加第一电压202。此外，通过第一位线124bl1对第二存储单元128b的第二电极132b施加第二电压204。此外，通过第三位线124bl3对半导体器件104的第一源极/漏极区106a及第一存储单元128a的第一电极130a施加第三电压206。另外，通过第四位线124bl4对第一存储单元128a的第二电极132a施加第三电压206。另外，半导体器件104的第二源极/漏极区106b及第二存储单元128b的第一电极130b保持浮动(例如，两者均不通过第二位线124bl2被驱动到特定电压)。这样一来，第二电流i2从第三位线124bl3经过第二存储单元128b到达第一位线124bl1。
59.图3示出图1a及图1b所示存储器件的一些其他实施例的剖视图300。
60.如图3所示剖视图300中所示，在衬底102及半导体器件104之上设置有下部ild结构302。在下部ild结构302之上设置有上部ild结构304。在上部ild结构304与下部ild结构302之间在垂直方向上设置有中间ild结构306。下部ild结构302、中间ild结构306及上部
ild结构304可包括一个或多个堆叠的ild层，所述一个或多个堆叠的ild层可分别包含低k电介质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，sio2)、或类似物。
61.所述多个导电接触件120；第一导电层126a、第二导电层126b及第三导电层126c的导电线124设置在下部ild结构302内；在第一导电层126a与第二导电层126b之间延伸的导电通孔122；以及在第二导电层126b与第三导电层126c之间延伸的导电通孔122设置在下部ild结构302内。在一些实施例中，所述多个导电接触件120；第一导电层126a、第二导电层126b及第三导电层126c的导电线124；在第一导电层126a与第二导电层126b之间延伸的导电通孔122；以及在第二导电层126b与第三导电层126c之间延伸的导电通孔122被称为下部内连线结构308。
62.第四导电层126d的导电线124；第五导电层126e的导电线124；以及在第四导电层126d与第五导电层126e之间延伸的导电通孔122设置在上部ild结构304中。在一些实施例中，第四导电层126d的导电线124；第五导电层126e的导电线124；以及在第四导电层126d与第五导电层126e之间延伸的导电通孔122被称为上部内连线结构310。
63.在一些实施例中，多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e中的每一者的导电线124中的每一者具有约0.5欧姆(ω)的电阻。在又一些实施例中，在两个对应的导电层之间延伸的导电通孔122中的每一者具有约0.5ω的电阻。举例来说，第二存储单元128b的第二电极132b经由第三导电路径电耦合到第一位线124bl1。在一些实施例中，第三导电路径由第四导电层126d的所述一条或多条导电线中的第二导电线及所述多个导电通孔122中的第五导电通孔界定。这样一来，第三导电路径具有约1ω的电阻(例如，第四导电层126d的所述一条或多条导电线中的第二导电线具有约0.5ω的第一电阻且所述多个导电通孔122中的第五导电通孔具有约0.5ω的第二电阻)。
64.第一存储单元128a及第二存储单元128b设置在中间ild结构306内。中间ild结构306在侧向上环绕第一存储单元128a及第二存储单元128b。第一存储单元128a及第二存储单元128b二者在垂直方向上设置在下部内连线结构308与上部内连线结构310之间。在一些实施例中，第一存储单元128a具有介于约1,000ω与约10,000ω之间的电阻。在又一些实施例中，第二存储单元128b具有介于约1,000ω与约10,000ω之间的电阻。
65.图4示出图1a及图1b所示存储器件的一些其他实施例的布局图400。
66.如图4所示布局图400中所示，字线124wl设置在第一导电层126a中。第三位线124bl3设置在第二导电层126b中。第二位线124bl2设置在第三导电层126c中。第四位线124bl4设置在第四导电层126d中。第一位线124bl1设置在第五导电层126e中。
67.同样如图4所示布局图400中所示，所述多个导电通孔122中的对应的导电通孔从第一位线124bl1、第二位线124bl2、第三位线124bl3、第四位线124bl4及字线124wl(在垂直方向上)延伸。所述多个导电通孔122中的对应的导电通孔中的每一者从所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e中的第一对应导电层在垂直方向上延伸到所述多个导电层126a、导电层126b、导电层126c、导电层126d、导电层126e中的上覆在第一对应导电层上的第二对应导电层(未示出)。举例来说，所述多个导电通孔122中的第一对应导电通孔从第三位线124bl3(第三位线124bl3位于第二导电层126b中)在垂直方向上延伸到第三导电层126c的所述一条或多条导电线中的第一导电线(例如，所述多条导电线124中的第三群组导电线)。应理解，在一些实施例中，所述多个导电通孔122中的第二对
应导电通孔从第一位线124bl1(第一位线124bl1位于第五导电层126e中)在垂直方向上延伸到上覆在第五导电层126e上的第六导电层(未示出)的所述一条或多条导电线中的导电线。
68.在一些实施例中，所述多个导电通孔122中的对应的导电通孔中的每一者设置在衬底102的器件区402的周界外。半导体器件104的第一源极/漏极区106a及第二源极/漏极区106b设置在器件区402内。在一些实施例中，器件区402由衬底102的被隔离结构116以闭环路径在侧向上环绕的区界定。
69.图5示出图1a及图1b所示存储器件的一些其他实施例的剖视图500。
70.如图5所示剖视图500中所示，存储器件包括多个存储区块502a及存储区块502b。举例来说，所述多个存储区块502a及存储区块502b包括第一存储区块502a及第二存储区块502b。第一存储区块502a与第二存储区块502b在侧向上间隔开(由图5所示省略号(
…
)示出)。第一存储区块502a包括第一半导体器件104a、第一存储单元128a及第二存储单元128b。第一存储单元128a包括第一电极130a、第二电极132a及数据储存结构134a。第二存储单元128b包括第一电极130b、第二电极132b及数据储存结构134b。
71.第一字线124wl1设置在下部ild结构302中且电耦合到第一半导体器件104a的导电栅极电极110。第一存储单元128a的第一电极130a电耦合到第一半导体器件104a的第一源极/漏极区106a且电耦合到第三位线124bl3。第一存储单元128a的第二电极132a电耦合到第四位线124bl4。第二存储单元128b的第一电极130b电耦合到第一半导体器件104a的第二源极/漏极区106b且电耦合到第二位线124bl2。第二存储单元128b的第二电极132b电耦合到第一位线124bl1。
72.第二存储区块502b包括第二半导体器件104b、第三存储单元128c及第四存储单元128d。第三存储单元128c包括第一电极130c、第二电极132c及数据储存结构134c。第四存储单元128d包括第一电极130d、第二电极132d及数据储存结构134d。
73.第二字线124wl2设置在下部ild结构302中且电耦合到第二半导体器件104b的导电栅极电极110。第一字线124wl1与第二字线124wl2在侧向上间隔开。第三存储单元128c的第一电极130c电耦合到第二半导体器件104b的第一源极/漏极区106a且电耦合到第三位线124bl3(图5所示虚线示出共同标记的位线(例如，在第一存储区块502a及第二存储区块502b二者中标记的第三位线124bl3)电耦合在一起)。第三存储单元128c的第二电极132c电耦合到第四位线124bl4。第四存储单元128d的第一电极130d电耦合到第二半导体器件104b的第二源极/漏极区106b且电耦合到第二位线124bl2。第四存储单元128d的第二电极132d电耦合到第一位线124bl1。
74.尽管图5所示剖视图500示出包括两个存储区块(例如，第一存储区块502a及第二存储区块502b)的存储器件，然而应理解，存储器件可包括任何数目的存储区块(例如，1个、2个、3个、4个等)。在一些实施例中，存储区块在存储阵列中耦合在一起。举例来说，存储器件可包括四个存储区块，所述四个存储区块中的每一者包括两个存储单元，在存储阵列(例如，8位存储阵列)中耦合在一起。
75.同样如图5所示剖视图500中所示，在衬底102之上设置有多个侧壁间隔件114a及侧壁间隔件114b。举例来说，第一侧壁间隔件114a设置在衬底102之上，且第二侧壁间隔件114b设置在衬底102之上。第一侧壁间隔件114a沿着第一半导体器件104a的导电栅极电极110的侧壁及栅极电介质108的侧壁设置。第二侧壁间隔件114b沿着第二半导体器件104b的
导电栅极电极110的侧壁及栅极电介质108的侧壁设置。
76.图6a示出图1a及图1b所示存储器件的一些实施例的等效电路的电路图600a。更具体来说，电路图600a的等效电路示出图1a及图1b所示存储器件，在图1a及图1b中，存储器件包括8位存储阵列。图6b示出操作图6a所示电路图600a的等效电路的第一存储区块502a的一些实施例的表格600b。
77.如图6a所示电路图600a中所示，存储器件包括多个存储区块502a、存储区块502b、存储区块502c、存储区块502d。举例来说，所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d包括第一存储区块502a、第二存储区块502b、第三存储区块502c及第四存储区块502d。尽管图6a所示电路图600a示出包括四个单独存储区块的所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d，然而应理解，所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d可包括任何数目的存储区块。
78.所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d分别包括多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d。所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d中的每一者还包括多个存储单元128a、存储单元128b、存储单元128c、存储单元128d、存储单元128e、存储单元128f、存储单元128g、存储单元128h中的两个对应的存储单元。举例来说，第一存储区块502a包括第一半导体器件104a、第一存储单元128a及第二存储单元128b；第二存储区块502b包括第二半导体器件104b、第三存储单元128c及第四存储单元128d；第三存储区块502c包括第三半导体器件104c、第五存储单元128e及第六存储单元128f；且第四存储区块502d包括第四半导体器件104d、第七存储单元128g及第八存储单元128h。
79.所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d、存储单元128e、存储单元128f、存储单元128g、存储单元128h分别包括多个第一电极130a、第一电极130b、第一电极130c、第一电极130d、第一电极130e、第一电极130f、第一电极130g、第一电极130h。
80.所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d、存储单元128e、存储单元128f、存储单元128g、存储单元128h分别包括多个第二电极132a、第二电极132b、第二电极132c、第二电极132d、第二电极132e、第二电极132f、第二电极132g、第二电极132h。
81.所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d、存储单元128e、存储单元128f、存储单元128g、存储单元128h分别包括多个数据储存结构134a、数据储存结构134b、数据储存结构134c、数据储存结构134d、数据储存结构134e、数据储存结构134f、数据储存结构134g、数据储存结构134h。举例来说，第一存储单元128a包括第一电极130a、第二电极132a及数据储存结构134a；第二存储单元128b包括第一电极130b、第二电极132b及数据储存结构134b；第三存储单元128c包括第一电极130c、第二电极132c及数据储存结构134c；等等。
82.多条字线124wl1及字线124wl2电耦合到所述多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d。更具体来说，第一字线124wl1电耦合到第一半导体器件104a的导电栅极电极及第三半导体器件104c的导电栅极电极。第二字线124wl2电耦合到第二半导体器件104b的导电栅极电极及第四半导体器件104d的导电栅极电极。
83.多条位线124bl1、位线124bl2、位线124bl3、位线124bl4、位线124bl5、位线124bl6、位线124bl7、位线124bl8电耦合到所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d、存储单元128e、存储单元128f、存储单元128g、存储单元128h。更具体来说，第一位线124bl1电耦合到第二存储单元128b的第二电极132b及第四存储单元128d的第二电极132d。第二位线124bl2电耦合到第二存储单元128b的第一电极130b及第四存储单元128d的第一电极130d。第三位线124bl3电耦合到第一存储单元128a的第一电极130a及第三存储单元128c的第一电极130c。第四位线124bl4电耦合到第一存储单元128a的第二电极132a及第三存储单元128c的第二电极132c。
84.第五位线124bl5电耦合到第六存储单元128f的第二电极132f及第八存储单元128h的第二电极132h。第六位线124bl6电耦合到第六存储单元128f的第一电极130f及第八存储单元128h的第一电极130h。第七位线124bl7电耦合到第五存储单元128e的第一电极130e及第七存储单元128g的第一电极130g。第八位线124bl8电耦合到第五存储单元128e的第二电极132e及第七存储单元128g的第二电极132g。
85.如图6b所示表格600b中所示，对所述多条位线124bl1、位线124bl2、位线124bl3、位线124bl4、位线124bl5、位线124bl6、位线124bl7、位线124bl8及所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d、存储单元128e、存储单元128f、存储单元128g、存储单元128h施加特定电压，以操作第一存储区块502a(例如，写入、擦除或读取第一存储单元128a和/或第二存储单元128b)。
86.举例来说，为了操作第一存储单元128a(例如，写入、擦除或读取第一存储单元128a)，对第一字线124wl1施加第一电压202(参见图2a及图2b)，且对第二字线124wl2施加第三电压206(参见图2a及图2b)。此外，也对第一位线124bl1及第二位线124bl2施加第三电压206。此外，对第四位线124bl4施加第二电压204(参见图2a及图2b)，而第三位线124bl3是浮动的(例如，未被驱动到特定电压)。
87.另外，对第五位线124bl5、第六位线124bl6、第七位线124bl7及第八位线124bl8施加第四电压602。在一些实施例中，第四电压602被称为备用电压(例如，v
stb
)。所述多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d具有阈值电压(例如，v
th
)。在一些实施例中，所述多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d的阈值电压(例如，v
th
)介于约0.2伏(v)与约0.7v之间。第四电压602小于第一电压202与所述多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d的阈值电压(例如，v
th
)之间的差。举例来说，第一电压202可为4v且所述多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d的阈值电压可为0.7v。这样一来，第四电压602小于3.3v。在另一实例中，第一电压202可为0.2v且所述多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d的阈值电压可为0.2v。这样一来，第四电压602小于0v。
88.应理解，对所述多条位线124bl1、位线124bl2、位线124bl3、位线124bl4、位线124bl5、位线124bl6、位线124bl7、位线124bl8中的一者施加电压会对电耦合到所述多条位线124bl1、位线124bl2、位线124bl3、位线124bl4、位线124bl5、位线124bl6、位线124bl7、位线124bl8中的所述一者的所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d、存储单元128e、存储单元128f、存储单元128g、存储单元128h的特征中的每一者施加
电压。举例来说，通过对第一位线124bl1施加第三电压206，对第二存储单元128b的第二电极132b及第四存储单元128d的第二电极132d施加第三电压206。同样，还应理解，对所述多条字线124wl1及字线124wl2中的一者施加电压会对电耦合到所述多条字线124wl1及字线124wl2中的所述一者的所述多个半导体器件104a、半导体器件104b、半导体器件104c、半导体器件104d的特征中的每一者施加电压。举例来说，通过对第一字线124wl1施加第一电压202，对第一半导体器件104a的导电栅极电极(参见例如图1至图5)及第三半导体器件104c的导电栅极电极施加第一电压。
89.通过对第二字线124wl2施加第三电压206(例如，接地)，第二半导体器件104b及第四半导体器件104d处于“关断”状态(例如，其中在第一源极/漏极区106a与第二源极/漏极区106b之间不存在导电沟道的状态)。在一些实施例中，由于第三电压206低于第二半导体器件104b及第四半导体器件104d的阈值电压(例如，v
th
)，第二半导体器件104b及第四半导体器件104d处于“关断”状态(例如，第二半导体器件104b及第四半导体器件104d在其“切断”区中进行操作)。这样一来，第二存储区块502b及第四存储区块502d处于“关断”状态(例如，没有电流流动(不考虑泄漏电流))。
90.通过对第一字线124wl1施加第一电压202(例如，介于约0.2v与约4v之间)，且通过对第五位线124bl5、第六位线124bl6、第七位线124bl7及第八位线124bl8施加第四电压602，第三存储区块502c也处于“关断”状态(例如，没有电流流动(不考虑泄漏电流))。更具体来说，由于第一电压202减去第四电压602小于第三半导体器件104c的阈值电压，因此第三存储区块502c处于“关断”状态。这样一来，第三半导体器件104c也处于“关断”状态。
91.通过使第三位线124bl3浮动，且通过对第一字线124wl1施加第一电压202，对第一位线124bl1施加第三电压206，对第二位线124bl2施加第三电压206，以及对第四位线124bl4施加第二电压204(例如，介于约-2v与约2v之间)，可操作第一存储单元128a(例如，写入、擦除或读取第一存储单元128a)。更具体来说，通过以上述方式施加这些电压，将第一半导体器件104a置于“导通”状态。此外，第一电流(参见图2a所示第一电流i1)从第二位线124bl2经过第一存储单元128a到达第四位线124bl4，从而使得第一存储单元128a能够进行操作。应理解，第二电压204的特定幅值及极性取决于正在第一存储单元128a(参见图2a)上执行的特定操作(例如，设置、复位、读取)。
92.同样如图6b所示表格600b中所示，为了操作第二存储单元128b(例如，写入、擦除或读取第二存储单元128b)，对第一字线124wl1施加第一电压202；对第二字线124wl2施加第三电压206；对第一位线124bl1施加第二电压204；使第二位线124bl2浮动(例如，电浮动)；对第三位线124bl3及第四位线124bl4施加第三电压206且对第五位线124bl5、第六位线124bl6、第七位线124bl7及第八位线124bl8施加第四电压602。这样一来，第二存储区块502b、第三存储区块502c及第四存储区块502d处于“关断”状态。
93.通过使第二位线124bl2浮动，且通过对第一字线124wl1施加第一电压202，对第一位线124bl1施加第二电压204，对第三位线124bl3施加第三电压206，且对第四位线124bl4施加第三电压206，可操作第二存储单元128b(例如，写入、擦除或读取第二存储单元128b)。更具体来说，通过以上述方式施加这些电压，将第一半导体器件104a置于“导通”状态。此外，第二电流(参见图2b所示第二电流i2)从第三位线124bl3经过第二存储单元128b到达第一位线124bl1，从而使得第二存储单元128b能够进行操作。应理解，第二电压204的特定幅值及
极性取决于正在第二存储单元128b(参见图2b)上执行的特定操作(例如，设置、复位、读取)。
94.应理解，第二存储区块502b、第三存储区块502c及第四存储区块502d以与第一存储区块502a实质上类似的方式进行操作。还应理解，当操作所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d中的一者时，所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d中的其他存储区块中的每一者将处于“关断”状态。举例来说，当操作第二存储区块502b时，将第一存储区块502a、第三存储区块502c及第四存储区块502d置于“关断”状态。
95.如上所述，本技术的存储器件可具有比典型的存储器件大的单元密度(例如，每单位面积的存储单元的数目)。另外，本技术的存储器件可减少或消除区块间串扰(例如，所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d之间的串扰)。本技术的存储器件会减少(或消除)由于操作所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d的方式引起的区块间串扰。更具体来说，本技术的存储器件可通过在所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d中的其他存储区块中的每一者处于关断状态的同时操作所述多个存储区块502a、存储区块502b、存储区块502c、存储区块502d中的一者来减少(或消除)区块间串扰。
96.图7示出操作图1a及图1b所示存储器件的一些实施例的存储区块的方法的一些实施例的流程图700。尽管图7所示流程图700在本文中被示出及阐述为一系列动作或事件，然而应理解，这些动作或事件的示出次序不应被解释为具有限制性意义。举例来说，某些动作可以不同的次序发生，和/或可与除本文中所示和/或所阐述的动作或事件之外的其他动作或事件同时发生。此外，在实施本文说明的一个或多个方面或实施例时可能并非需要所有所示动作，且本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。
97.在动作702处，通过字线对半导体器件的导电栅极电极施加第一电压(参见例如图2a、图6a及图6b)。
98.在动作704处，通过第一位线对第一存储单元的第一电极施加第二电压，其中第一存储单元的第二电极电耦合到第二位线且电耦合到半导体器件的第一源极/漏极区(参见例如图2a、图6a及图6b)。
99.在动作706处，通过第三位线对第二存储单元的第一电极施加第三电压(参见例如图2a、图6a及图6b)。
100.在动作708处，通过第四位线对第二存储单元的第二电极施加第三电压，其中第一半导体器件的第二源极/漏极区电耦合到第四位线(参见例如图2a、图6a及图6b)。
101.图8示出操作图1a及图1b所示存储器件的一些实施例的存储区块的方法的一些实施例的流程图800，其中存储区块是多个存储区块中的一个存储区块。尽管图8所示流程图800在本文中被示出及阐述为一系列动作或事件，然而应理解，这些动作或事件的示出次序不应被解释为具有限制性意义。举例来说，某些动作可以不同的次序发生，和/或可与除本文中所示和/或所阐述的动作或事件之外的其他动作或事件同时发生。此外，在实施本文说明的一个或多个方面或实施例时可能并非需要所有所示动作，且本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。
polishing，cmp))以移除介电材料的上部部分，从而在沟槽中留下介电材料的下部部分作为隔离结构116。
114.同样如图9所示剖视图900中所示，在衬底102中/衬底102之上形成多个半导体器件104a及半导体器件104b。举例来说，在衬底102中形成第一半导体器件104a及第二半导体器件104b。第一半导体器件104a及第二半导体器件104b各自包括第一源极/漏极区106a、第二源极/漏极区106b、一对轻掺杂源极/漏极延伸部112、栅极电介质108及导电栅极电极110。
115.在一些实施例中，形成所述多个半导体器件104a及半导体器件104b的工艺包括在衬底102上沉积和/或生长(例如，通过cvd、pvd、ald、热氧化等)栅极介电层。接下来，在栅极介电层上沉积栅极电极层(例如，通过cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆等)。此后，选择性地对栅极电极层进行刻蚀，以形成第一半导体器件104a的导电栅极电极110及第二半导体器件104b的导电栅极电极110，且选择性地对栅极介电层进行刻蚀以形成第一半导体器件104a的栅极电介质108及第二半导体器件104b的栅极电介质108。在一些实施例中，栅极电极层可包含例如多晶硅、金属(例如，al、cu、ti、ta、w、mo、co等)。在又一些实施例中，栅极介电层可包含例如氧化物(例如sio2)、高k电介质(例如hfo、tao、hfsio、hftao、alo、zro等)、或类似物。
116.此后，在衬底102中形成第一半导体器件104a的所述一对轻掺杂源极/漏极延伸部112及第二半导体器件104b的所述一对轻掺杂源极/漏极延伸部112。在一些实施例中，可通过第一选择性植入工艺(例如，离子植入、扩散等)来形成第一半导体器件104a的所述一对轻掺杂源极/漏极延伸部112及第二半导体器件104b的所述一对轻掺杂源极/漏极延伸部112，第一选择性植入工艺利用设置在衬底102之上的第一掩蔽层(未示出)来向衬底102中选择性地植入第一掺杂型掺杂剂(例如，n型掺杂剂，例如磷、砷、锑等)。应理解，在一些实施例中，将第一半导体器件104a的导电栅极电极110、第二半导体器件104b的导电栅极电极110和/或隔离结构116用作第一掩蔽层。
117.此后，在衬底102之上形成多个侧壁间隔件114a及侧壁间隔件114b。举例来说，在衬底102之上形成第一侧壁间隔件114a及第二侧壁间隔件114b。第一侧壁间隔件114a还沿着第一半导体器件104a的导电栅极电极110的侧壁及栅极电介质108的侧壁形成。第二侧壁间隔件114b还沿着第二半导体器件104b的导电栅极电极110的侧壁及栅极电介质108的侧壁形成。
118.在一些实施例中，形成所述多个侧壁间隔件114a及侧壁间隔件114b的工艺包括在衬底102之上、第一半导体器件104a的导电栅极电极110之上以及第二半导体器件104b的导电栅极电极110之上沉积侧壁间隔件层(未示出)。此后，将间隔件层的水平部分刻蚀掉，从而在适当位置留下间隔件层的垂直部分作为所述多个侧壁间隔件114a及侧壁间隔件114b。在一些实施例中，侧壁间隔件层可为或包含例如氧化物(例如sio2)、氮化物(例如氮化硅(例如sin))、氮氧化物(例如氮氧化硅(sio
x
ny))、一些其他介电材料、或前述材料的组合。
119.此后，在衬底102中形成第一半导体器件104a的所述一对源极/漏极区106a及源极/漏极区106b以及第二半导体器件104b的所述一对源极/漏极区106a及源极/漏极区106b。在一些实施例中，可通过第二选择性植入工艺(例如，离子植入、扩散等)来形成第一半导体器件104a的所述一对源极/漏极区106a及源极/漏极区106b以及第二半导体器件
104b的所述一对源极/漏极区106a及源极/漏极区106b，第二选择性植入工艺利用设置在衬底102之上的第二掩蔽层(未示出)来向衬底102中选择性地植入第一掺杂型掺杂剂(例如，n型掺杂剂，例如磷、砷、锑等。)。应理解，在一些实施例中，将所述多个侧壁间隔件114a及侧壁间隔件114b、第一半导体器件104a的导电栅极电极110、第二半导体器件104b的导电栅极电极110和/或隔离结构116用作第二掩蔽层。
120.如图10所示剖视图1000中所示，在衬底102及所述多个半导体器件104a及半导体器件104b之上形成下部层间介电(ild)结构302。下部ild结构302包括一个或多个堆叠的ild层。同样如图10所示剖视图1000中所示，在下部ild结构302中形成下部内连线结构308。下部内连线结构308包括多个导电接触件120、多条导电线124中的一些导电线124、以及多个导电通孔122中的一些导电通孔122。更具体来说，下部内连线结构308包括所述多个导电接触件120；第一导电层126a、第二导电层126b及第三导电层126c的导电线124；在第一导电层126a与第二导电层126b之间延伸的导电通孔122；以及在第二导电层126b与第三导电层126c之间延伸的导电通孔122。
121.下部内连线结构308形成有第一组导电特征(例如，所述多个导电接触件120、所述多条导电线124及所述多个导电通孔122)，第一组导电特征电耦合在一起且界定第一导电路径。第一导电路径电耦合到第一半导体器件104a的第一源极/漏极区106a。下部内连线结构308形成有第二组导电特征，第二组导电特征电耦合在一起且界定第二导电路径。第二导电路径电耦合到第一半导体器件104a的第二源极/漏极区106b。第一导电路径不同于第二导电路径。
122.下部内连线结构308形成有第三组导电特征，第三组导电特征电耦合在一起且界定第五导电路径。第五导电路径电耦合到第二半导体器件104b的第一源极/漏极区106a。下部内连线结构308形成有第四组导电特征，第四组导电特征电耦合在一起且界定第六导电路径。第六导电路径电耦合到第二半导体器件104b的第二源极/漏极区106b。第五导电路径不同于第六导电路径。在一些实施例中，第一导电路径与第五导电路径电耦合在一起(例如，通过第三位线124bl3)。在又一些实施例中，第二导电路径与第六导电路径电耦合在一起(例如，通过第二位线124bl2)。
123.在一些实施例中，形成下部ild结构302及下部内连线结构308的工艺包括在衬底102之上及所述多个半导体器件104a及半导体器件104b之上形成第一ild层。此后，在第一ild层中形成接触件开口。然后在第一ild层上及接触件开口中形成导电材料(例如钨(w))。此后，对导电材料执行平坦化工艺(例如，cmp)，以在第一ild层中形成所述多个导电接触件120。然后在第一ild层及所述多个导电接触件120之上形成第二ild层。然后在第二ild层中形成多个沟槽。在第二ild层上及沟槽中形成导电材料(例如，铜(cu))。此后，在导电材料中执行平坦化工艺(例如，cmp)以形成第一导电层126a的导电线124。
124.此后，可通过重复镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)来形成下部内连线结构308的导电通孔122及剩余的导电线124，直到在下部ild结构302中形成第二导电层126b的导电线124中的每一者；第三导电层126c的导电线124；在第一导电层126a与第二导电层126b之间延伸的导电通孔122；以及在第二导电层126b与第三导电层126c之间延伸的导电通孔122。
125.通过以下方法来执行镶嵌工艺：在第二ild层及第一导电层126a的导电线124之上
沉积后续ild层；对后续ild层进行刻蚀以在后续ild层中形成一个或多个通孔孔洞和/或一个或多个沟槽；以及利用导电材料(例如铜(cu))来填充所述一个或多个通孔孔洞和/或所述一个或多个沟槽。此后，对导电材料执行平坦化工艺(例如，cmp)，从而形成第二导电层126b的导电线124和/或在第一导电层126a与第二导电层126b之间延伸的导电通孔122。重复此镶嵌工艺，直到在下部ild结构302中形成下部内连线结构308的导电线124及导电通孔122中的每一者。可通过例如cvd、pvd、ald、一些其它沉积工艺、或前述工艺的组合来形成ild层。可使用沉积工艺(例如，cvd、pvd、溅镀等)和/或镀覆工艺(例如，电化学镀覆、无电镀覆等)来形成导电材料(例如钨(w)、铜(cu)等)。
126.如图11所示剖视图1100中所示，在下部ild结构302及下部内连线结构308之上形成多个存储单元128a、存储单元128b、存储单元128c及存储单元128d。举例来说，在下部ild结构302及下部内连线结构308之上形成第一存储单元128a、第二存储单元128b、第三存储单元128c及第四存储单元128d。所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d分别包括多个第一电极130a、第一电极130b、第一电极130c、第一电极130d。所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d分别包括多个第二电极132a、第二电极132b、第二电极132c、第二电极132d。所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d分别包括多个数据储存结构134a、数据储存结构134b、数据储存结构134c、数据储存结构134d。
127.第一存储单元128a被形成为使得第一存储单元128a的第一电极130a电耦合到下部内连线结构308的第一导电路径。第二存储单元128b被形成为使得第二存储单元128b的第一电极130b电耦合到下部内连线结构308的第二导电路径。第三存储单元128c被形成为使得第三存储单元128c的第一电极130c电耦合到下部内连线结构308的第五导电路径。第四存储单元128d被形成为使得第四存储单元128d的第一电极130d电耦合到下部内连线结构308的第六导电路径。
128.在一些实施例中，形成所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d的工艺包括在下部ild结构302及第三导电层126c的导电线124上沉积第一电极层。然后在第一电极层上形成数据储存层。然后在数据储存层上形成第二电极层。在一些实施例中，可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆或一些其他沉积工艺来沉积或生长第一电极层、数据储存层及第二电极层。此后，选择性地对第二电极层、数据储存层及第一电极层进行刻蚀，以形成所述多个第一电极130a、第一电极130b、第一电极130c、第一电极130d、所述多个数据储存结构134a、数据储存结构134b、数据储存结构134c、数据储存结构134d及所述多个第二电极132a、第二电极132b、第二电极132c、第二电极132d。应理解，在一些实施例中，可执行多个刻蚀工艺来形成所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d。
129.在一些实施例中，第一电极层及第二电极层可为或包含例如金属(例如，铝(al)、钛(ti)、钽(ta)、金(au)、铂(pt)、钨(w)、镍(ni)、铱(ir)等)、金属氮化物(例如氮化钛(tin)、氮化钽(tan)等)、金属氧化物(例如氧化铱(iro2))、经掺杂多晶硅(例如n型/p型多晶硅)、或类似物。在一些实施例中，数据储存层是或包含例如硫族化物(例如，锗-锑-碲(gst))、铁电晶体材料(例如，锆钛酸铅(pzt))、金属氧化物(例如，氧化铪(hf
x
oy)、氧化铪锆(hf
x
zryoz)等)、组分-金属-氧化物(例如氧化铪硅(hf
x
siyoz)、氧化铪铝(hf
x
alyoz)、钛酸锶
(sto)等)、金属-氮氧化物(例如氮氧化铪(hf
x
oynz))或可在高电阻状态与低电阻状态之间选择性变化的一些其他材料。在又一些实施例中，数据储存层可包括被配置成基于所述多个层中的一者或多者的电阻状态来储存数据的多个层。举例来说，数据储存层可包括通过绝缘层(例如，氧化锗、氧化镁、氧化铝等)与第二铁磁层(例如铁、钴等)分隔的第一铁磁层(例如，铁、钴等)，所述绝缘层被图案化成磁性隧道结(magnetic tunnel junction，mtj)。
130.同样在图11所示剖视图1100中示出，在下部ild结构302之上形成在侧向上环绕所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d的中间ild结构306。在一些实施例中，中间ild结构306形成有与所述多个第二电极132a、第二电极132b、第二电极132c、第二电极132d的上表面实质上共面的上表面。在又一些实施例中，形成中间ild结构306的工艺包括在下部ild结构302上及所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d之上沉积ild层。可通过例如cvd、pvd、ald、溅镀、旋涂工艺、一些其它沉积工艺、或前述工艺的组合来沉积ild层。此后，对ild层执行平坦化工艺(例如，cmp)以移除ild层的上部部分，从而形成中间ild结构306且暴露出所述多个第二电极132a、第二电极132b、第二电极132c、第二电极132d。在一些实施例中，平坦化工艺还可移除所述多个第二电极132a、第二电极132b、第二电极132c、第二电极132d的上部部分。
131.如图12所示剖视图1200中所示，在中间ild结构306及所述多个存储单元128a、存储单元128b、存储单元128c、存储单元128d之上形成上部ild结构304。上部ild结构304包括一个或多个堆叠的ild层。同样如图12所示剖视图1200中所示，在上部ild结构304中形成上部内连线结构310。上部内连线结构310包括所述多条导电线124中的一些其它导电线124及所述多个导电通孔122中的一些其它导电通孔122。更具体来说，上部内连线结构310包括第四导电层126d的导电线124；第五导电层126e的导电线124；以及在第四导电层126d与第五导电层126e之间延伸的导电通孔122。在一些实施例中，上部ild结构304及上部内连线结构310以与下部ild结构302及下部内连线结构308(参见例如图10)实质上类似的方式形成。尽管未示出，然而应理解，可在第五导电层126e的导电线124之上及上部ild结构304中形成额外的导电线124和/或额外的导电通孔122。
132.上部内连线结构310形成有第五组导电特征，第五组导电特征电耦合在一起且界定第七导电路径。第七导电路径电耦合到第一存储单元128a的第二电极132a。上部内连线结构310形成有第六组导电特征，第六组导电特征电耦合在一起且界定第三导电路径。第三导电路径电耦合到第二存储单元128b的第二电极132b。第七导电路径不同于第三导电路径。
133.上部内连线结构310形成有第七组导电特征，第七组导电特征电耦合在一起且界定第八导电路径。第八导电路径电耦合到第三存储单元128c的第二电极132c。上部内连线结构310形成有第八组导电特征，第八组导电特征由电耦合在一起且界定第九导电路径。第九导电路径电耦合到第四存储单元128d的第二电极132d。第八导电路径不同于第九导电路径。
134.在一些实施例中，第七导电路径与第八导电路径电耦合在一起(例如，通过第四位线124bl4)。在一些实施例中，第七导电路径与第八导电路径是相同的(例如，是第四位线124bl4)。在又一些实施例中，第三导电路径与第九导电路径电耦合在一起(例如，通过第一位线124bl1)。
135.图13示出形成具有增加的存储单元密度及减少的串扰的存储器件的方法的一些实施例的流程图1300。尽管图13的流程图1300在本文中被示出及阐述为一系列动作或事件，然而应理解，这些动作或事件的示出次序不应被解释为具有限制性意义。举例来说，某些动作可以不同的次序发生，和/或可与除本文中所示和/或所阐述的动作或事件之外的其他动作或事件同时发生。此外，在实施本文说明的一个或多个方面或实施例时可能并非需要所有所示动作，且本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。
136.在动作1302处，在衬底上形成第一半导体器件及第二半导体器件。图9示出与动作1302对应的一些实施例的剖视图900。
137.在动作1304处，在第一半导体器件、第二半导体及衬底之上形成下部层间介电(ild)结构及下部内连线结构。图10示出与动作1304对应的一些实施例的剖视图1000。
138.在动作1306处，在下部ild结构及下部内连线结构之上形成多个存储单元，其中下部内连线结构将所述多个存储单元中的第一存储单元电耦合到第一半导体器件的第一源极/漏极区，将所述多个存储单元中的第二存储单元电耦合到第一半导体器件的第二源极/漏极区，将所述多个存储单元中的第三存储单元电耦合到第二半导体器件的第一源极/漏极区，将所述多个存储单元中的第四存储单元电耦合到第二半导体器件的第二源极/漏极区。图11示出与动作1306对应的一些实施例的剖视图1100。
139.在动作1308处，在下部ild结构之上形成在侧向上环绕所述多个存储单元的中间ild结构。图11示出与动作1308对应的一些实施例的剖视图1100。
140.在动作1310处，在中间ild结构及所述多个存储单元之上形成上部ild结构及上部内连线结构。图12示出与动作1310对应的一些实施例的剖视图1200。
141.在一些实施例中，本技术提供一种存储器件。所述存储器件包括：第一晶体管，包括第一源极/漏极区及第二源极/漏极区，其中所述第一源极/漏极区及所述第二源极/漏极区设置在半导体衬底中。介电结构设置在所述半导体衬底之上。第一存储单元设置在所述介电结构中及所述半导体衬底之上，其中所述第一存储单元具有第一电极及第二电极，其中所述第一存储单元的所述第一电极电耦合到所述第一晶体管的所述第一源极/漏极区。第二存储单元设置在所述介电结构中及所述半导体衬底之上，其中所述第二存储单元具有第一电极及第二电极，其中所述第二存储单元的所述第一电极电耦合到所述第一晶体管的所述第二源极/漏极区。
142.本发明实施例的一种存储器件，所述存储器件还包括：多个导电层，设置在所述介电结构中，其中所述介电结构是层间介电(ild)结构，其中所述多个导电层设置在彼此之上，其中所述多个导电层中的每一者包括设置在所述介电结构中的一条或多条导电线，且其中所述第一存储单元及所述第二存储单元二者在垂直方向上设置在所述多个导电层中的第一导电层与所述多个导电层中的第二导电层之间。
143.本发明实施例的一种存储器件，其中所述第二导电层上覆在所述第一导电层上；且所述第二导电层被设置成比所述多个导电层中的上覆在所述第一导电层上的任何其他导电层更靠近所述第一导电层。
144.本发明实施例的一种存储器件，其中所述第一存储单元的所述第一电极电耦合到所述第一导电层的所述一条或多条导电线中的第一导电线；且所述第二存储单元的所述第
一电极电耦合到所述第一导电层的所述一条或多条导电线中的第二导电线，其中所述第二导电线不同于所述第一导电线。
145.本发明实施例的一种存储器件，其中所述第一存储单元的所述第二电极电耦合到第三导电线，其中所述第三导电线是所述第二导电层的所述一条或多条导电线中的一者；且所述第二存储单元的所述第二电极电耦合到第四导电线，其中所述第四导电线是所述第二导电层的所述一条或多条导电线中的一者，且其中所述第三导电线不同于所述第四导电线。
146.本发明实施例的一种存储器件，所述存储器件还包括：第一位线，电耦合到所述第一存储单元的所述第二电极；第二位线，电耦合到所述第一存储单元的所述第一电极；第三位线，电耦合到所述第二存储单元的所述第一电极；以及第四位线，电耦合到所述第二存储单元的所述第二电极。
147.本发明实施例的一种存储器件，所述存储器件还包括：第二晶体管，包括第一源极/漏极区及第二源极/漏极区；第三存储单元，具有第一电极及第二电极，其中所述第三存储单元的所述第一电极电耦合到所述第二晶体管的所述第一源极/漏极区；第四存储单元，具有第一电极及第二电极，其中所述第四存储单元的所述第一电极电耦合到所述第二晶体管的所述第二源极/漏极区；其中所述第一位线电耦合到所述第三存储单元的所述第二电极；其中所述第二位线电耦合到所述第三存储单元的所述第一电极；其中所述第三位线电耦合到所述第四存储单元的所述第一电极；且其中所述第四位线电耦合到所述第四存储单元的所述第二电极。
148.本发明实施例的一种存储器件，其中所述第一存储单元是电阻式随机存取存储器(rram)单元、磁阻式随机存取存储器(mram)单元、相变式随机存取存储器(pcram)单元、铁电式随机存取存储器(feram)单元或导电桥接式随机存取存储器(cbram)单元。
149.本发明实施例的一种存储器件，其中所述第一存储单元包括嵌入在所述介电结构中的数据储存结构，且所述第一存储单元的所述第一电极与所述第二电极设置在所述第一存储单元的所述数据储存结构的相对的侧上；且所述第二存储单元包括嵌入在所述介电结构中且在侧向上与所述第一存储单元的所述数据储存结构间隔开的数据储存结构，且所述第二存储单元的所述第一电极与所述第二电极设置在所述第二存储单元的所述数据储存结构的相对的侧上。
150.在一些实施例中，本技术提供一种操作存储器件的方法。所述方法包括：通过第一字线对第一晶体管的栅极电极施加第一电压。通过第一位线对第一存储单元的第一电极施加第二电压，其中所述第一存储单元的第二电极电耦合到第二位线且电耦合到所述第一晶体管的第一源极/漏极区。通过第三位线对第二存储单元的第一电极施加第三电压。通过第四位线对所述第二存储单元的第二电极施加所述第三电压，其中所述第一晶体管的第二源极/漏极区电耦合到所述第四位线，且其中所述第三电压是接地。
151.本发明实施例的一种操作存储器件的方法，其中所述第一电压与所述第三电压之间的差使得所述第一晶体管处于导通状态。
152.本发明实施例的一种操作存储器件的方法，所述方法还包括：通过第二字线对第二晶体管的栅极电极施加所述第三电压；通过所述第一位线对第三存储单元的第一电极施加所述第二电压，其中所述第三存储单元的第二电极电耦合到所述第二位线且电耦合到所
述第二晶体管的第一源极/漏极区；通过所述第三位线对第四存储单元的第一电极施加所述第三电压；以及通过所述第四位线对所述第四存储单元的第二电极施加所述第三电压，其中所述第四存储单元的所述第二电极电耦合到所述第二晶体管的第二源极/漏极区。
153.本发明实施例的一种操作存储器件的方法，其中所述第三电压使得对所述第二晶体管的所述栅极电极施加所述第三电压会将所述第二晶体管置于关断状态。
154.本发明实施例的一种操作存储器件的方法，所述方法还包括：通过所述第一字线对第三晶体管的栅极电极施加所述第一电压；通过第五位线对第五存储单元的第一电极施加第四电压，其中所述第五存储单元的第二电极电耦合到第六位线且电耦合到所述第三晶体管的第一源极/漏极区；通过第七位线对第六存储单元的第一电极施加所述第四电压；以及通过第八位线对所述第六存储单元的第二电极施加所述第四电压，其中所述第三晶体管的第二源极/漏极区电耦合到所述第四位线。
155.本发明实施例的一种操作存储器件的方法，其中所述第一电压与所述第四电压之间的差使得所述第三晶体管处于关断状态。
156.本发明实施例的一种操作存储器件的方法，所述方法还包括：通过所述第二字线对第四晶体管的栅极电极施加所述第三电压；通过所述第五位线对第七存储单元的第一电极施加所述第四电压，其中所述第五存储单元的第二电极电耦合到所述第六位线且电耦合到所述第四晶体管的第一源极/漏极区；通过所述第七位线对第八存储单元的第一电极施加所述第四电压；以及通过所述第八位线对所述第八存储单元的第二电极施加所述第四电压，其中所述第八存储单元的所述第二电极电耦合到所述第四晶体管的第二源极/漏极区。
157.本发明实施例的一种操作存储器件的方法，其中所述第一电压介于约0.2伏(v)与约4v之间；且所述第二电压介于约-2v与约2v之间。
158.在一些实施例中，本技术提供一种形成存储器件的方法。所述方法包括：在半导体衬底上形成晶体管。在所述半导体衬底之上形成下部层间介电(ild)结构。在所述下部ild结构中形成内连线结构的下部部分，其中所述内连线结构的所述下部部分包括第一组导电特征及第二组导电特征，其中所述第一组导电特征界定电耦合到所述晶体管的第一源极/漏极区的第一导电路径，且所述第二组导电特征界定与所述第一导电路径不同且电耦合到所述晶体管的第二源极/漏极区的第二导电路径。在所述下部ild结构及所述内连线结构的所述下部部分之上形成第一存储单元，其中所述第一存储单元被形成为使得所述第一存储单元的第一电极电耦合到所述第一组导电特征。在所述下部ild结构及所述内连线结构的所述下部部分二者之上形成与所述第一存储单元在侧向上间隔开的第二存储单元，其中所述第二存储单元被形成为使得所述第二存储单元的第一电极电耦合到所述第二组导电特征。
159.本发明实施例的一种形成存储器件的方法，所述方法还包括：在所述下部层间介电结构之上、所述内连线结构的所述下部部分之上、所述第一存储单元之上及所述第二存储单元之上形成上部层间介电结构；以及在所述上部层间介电结构中形成所述内连线结构的上部部分，其中所述内连线结构的所述上部部分包括第三组导电特征及第四组导电特征，其中所述第三组导电特征界定电耦合到所述第一存储单元的第二电极的第三导电路径，其中所述第四组导电特征界定与所述第三导电路径不同且电耦合到所述第二存储单元的第二电极的第四导电路径。
160.以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。